[發明專利]一種可配置的邊界掃描寄存器鏈電路

有效

• 申請號: 201310007994.5
• 申請日: 2013-01-09
• 公開（公告）號: CN103091627A
• 公開（公告）日: 2013-05-08
• 發明（設計）人: 吳利華;于芳
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: G01R31/3185
• 分類號: G01R31/3185
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

技術領域

本發明涉及集成電路技術領域，更具體地涉及一種可配置的邊界掃描寄存器鏈電路。?

背景技術

由聯合測試行動組提出的邊界掃描技術，采用IEEE1149.1標準的JTAG協議，通過在芯片輸入輸出管腳與內核電路之間的邊界掃描寄存器組對芯片及其外圍電路進行測試，在提高芯片的可控性和可觀測性的同時，克服了復雜電路系統板級測試問題。利用邊界掃描測試技術可以有效地降低單板成本，提高測試質量，縮短產品研發周期，因此基于標準JTAG協議的邊界掃描電路被廣泛的集成電路所采用。?

圖1示出的是常用的邊界掃描電路的基本結構，在芯片的內核電路與IO管腳之間插入的邊界掃描寄存器組彼此相連構成邊界掃描寄存器鏈，通過專用的JTAG測試端口TMS、TCK、TDI、及TDO，采用IEEE1149.1標準的邊界掃描測試技術，通過邊界掃描寄存器鏈可以實現對芯片管腳的完全控制：觀測信號或者輸入信號，進而實現對芯片的測試及系統板級測試。?

在IEEE1149.1標準中，intest或者extest測試模式均是基于邊界掃描寄存器鏈進行測試數據的輸入、測試結果的輸出，由邊界掃描寄存器組構成的邊界掃描寄存器鏈的長度對于芯片的有效測試頻率有重要影響。以普通ASIC芯片的標準EXTEST測試模式作說明，假設芯片的邊界掃描寄存器鏈含有N個邊界掃描寄存器組，且需要測試的連接管腳信號處于最后一個邊界掃描寄存器組中，測試時鐘TCK的頻率為10MHz，忽略操作過程中JTAG控制狀態機的時鐘周期，完成一次測試數據的串行輸入將需要N個TCK時鐘周期，有效的測試頻率僅為因此隨著邊界掃描寄存器鏈長度的增加，有效測試頻率將進一步降低。而芯片在不同應用中，實際?使用的輸入輸出管腳很可能會不同，尤其在可編程電路芯片的使用中會存在大量的冗余管腳，在這些情況下，固定的冗余的邊界掃描寄存器組將會大大降低邊界掃描測試的有效頻率。?

發明內容

(一)要解決的技術問題?

有鑒于此，本發明的主要目的在于提供一種可配置的邊界掃描寄存器鏈電路，通過對各個邊界掃描寄存器組配置信號的控制，以將各個邊界掃描寄存器組插入或移出芯片的邊界掃描寄存器鏈，減少芯片中冗余的邊界掃描寄存器組，使邊界掃描寄存器鏈有效長度減小，提高芯片邊界掃描的有效測試頻率。?

(二)技術方案?

為達到上述目的，本發明提供了一種可配置的邊界掃描寄存器鏈電路，該邊界掃描寄存器鏈電路包含多個依次串聯連接的邊界掃描寄存器鏈單元，每個邊界掃描寄存器鏈單元由依次串聯連接的三態路徑邊界掃描寄存器組、輸出路徑邊界掃描寄存器組和輸入路徑邊界掃描寄存器組構成，其中三態路徑邊界掃描寄存器組、輸出路徑邊界掃描寄存器組或輸入路徑邊界掃描寄存器組被安排設置于芯片內核電路與芯片管腳之間，均用于實現輸入輸出IO中三態控制信號、輸出信號及輸入信號的邊界掃描測試，實現三態控制信號、輸出信號及輸入信號的可控性和可觀測性，且通過對配置信號的配置能夠將該三態路徑邊界掃描寄存器組、輸出路徑邊界掃描寄存器組或輸入路徑邊界掃描寄存器組插入或移出當前邊界掃描寄存器鏈電路。?

上述方案中，所述三態路徑邊界掃描寄存器組包括：一數據選通器101，其輸出為cap_t，由邊界掃描控制信號capture控制，用于實現對來自芯片內核的三態控制信號ti的可觀測性；一數據選通器102，由邊界掃描指令extest控制，在執行extest測試指令時，使三態控制信號to來自數據鎖存器105，實現三態控制信號to的可控性；一數據選通器103，由邊界掃描控制信號shift及一配置信號cfg_t控制，其有三個數據輸入，一是來自與?其相鄰的邊界掃描寄存器組的移位寄存器輸出shiftin_t，另一是來自與其相鄰的邊界掃描寄存器組的旁路輸出bi_t，再一是來自數據選通器101的輸出cap_t，其輸出bo_t既作為該邊界掃描寄存器組的移位寄存器104的數據輸入，同時也作為該三態路徑邊界掃描寄存器組的旁路輸出；一移位寄存器104，由邊界掃描控制信號bsck及bs_rst控制，其輸出shiftout_t同時與數據選通器101的一輸入及數據鎖存器102的數據輸入相連，同時也作為該三態路徑邊界掃描寄存器組的移位寄存器輸出；以及一數據鎖存器105，由邊界掃描控制信號update及bs_rst控制，鎖存移位寄存器104的數據輸出。?