[發明專利]多次可編程存儲單元及其形成方法

有效

• 申請號: 201310003937.X
• 申請日: 2013-01-06
• 公開（公告）號: CN103367368A
• 公開（公告）日: 2013-10-23
• 發明（設計）人: 傅景鴻;柯鈞耀;簡鐸欣;許庭禎
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L21/8247;G11C16/04
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;孫征

技術領域

本發明一般地涉及半導體技術領域，更具體地來說，涉及多次可編程存儲單元。

背景技術

即使斷開電源，多次可編程(Multiple-Time?Programming，MTP)存儲單元也能保持存儲在存儲單元內的信息。通常，為了形成MTP存儲單元，將基于標準互補金屬氧化物半導體(CMOS)的邏輯工藝作為開始的基礎。可以將另外的工藝步驟結合在邏輯工藝流程中以形成MTP存儲單元。這種另外的工藝步驟的示例包括第二多晶硅沉積、結摻雜劑優化等。MTP存儲單元通常需要較大的電容器以提高MTP存儲單元的編程效率。因此，MTP存儲單元占用的芯片面積較大。

發明內容

為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種器件，包括：第一有源區；以及耦合電容器，包括：第一浮置柵極，作為所述耦合電容器的電容器上極板；摻雜半導體區，作為所述耦合電容器的電容器下極板，其中，所述摻雜半導體區包括：表面部，位于所述第一有源區的表面處；和側壁部，低于所述表面部的底面，其中，所述側壁部位于所述第一有源區的側壁上；以及電容器絕緣體，位于所述電容器上極板和所述電容器下極板之間，其中，所述電容器絕緣體包括上部以及低于所述上部的底面的側壁部。

在該器件中，所述第一浮置柵極包括：第一部分，位于所述第一有源區的頂面上方；以及第二部分，低于所述第一有源區的所述頂面。

該器件進一步包括與所述第一有源區相鄰的淺溝槽隔離(STI)區，其中，所述STI區包括：第一部分，與所述摻雜半導體區的側壁部和所述第一浮置柵極的一部分平齊；以及第二部分，位于所述第一浮置柵極的第二部分下方并與所述第一浮置柵極的第二部分對準。

在該器件中，所述摻雜半導體區進一步延伸至所述第一浮置柵極的第二部分下方并與所述第一浮置柵極的第二部分對準。

在該器件中，所述摻雜半導體區基本上沒有延伸至所述第一浮置柵極的第二部分下方并與所述第一浮置柵極的第二部分對準的部分。

該器件進一步包括位于所述摻雜半導體區下方并與所述摻雜半導體區接觸的阱區，其中，所述阱區和所述摻雜半導體區具有相反的導電類型。

該器件進一步包括：第二有源區；以及晶體管，包括：源極區和漏極區，由所述第二有源區的部分形成；以及第二浮置柵極，作為所述晶體管的柵電極，其中，所述第一浮置柵極和所述第二浮置柵極相互連續連接，并且所述耦合電容器和所述晶體管是多次可編程(MTP)存儲單元的部分。

根據本發明的另一方面，提供了一種器件，包括：第一有源區和第二有源區；晶體管，所述第一有源區的部分形成所述晶體管的源極區和漏極區，并且第一浮置柵極用作所述晶體管的柵電極；以及耦合電容器，包括：第二浮置柵極，作為電容器上極板，其中，所述第二浮置柵極電連接至所述第一浮置柵極，并且所述第二浮置柵極包括：第一部分，位于所述第二有源區的頂面上方；和第二部分，低于所述第二有源區的所述頂面；電容器絕緣體，位于所述第二浮置柵極和所述第二有源區之間；以及電容器下極板，包括所述第二有源區的頂面層和側面層，其中，摻雜所述第二有源區的所述頂面層和所述側面層以具有相同的導電類型，其中，所述晶體管和所述耦合電容器是多次可編程(MTP)存儲單元的部分。

在該器件中，所述電容器絕緣體包括上部以及低于所述上部的底面的側壁部，并且所述電容器絕緣體的所述側壁部與所述第二有源區的所述側面層物理接觸。

在該器件中，所述電容器絕緣體包括所述第二有源區的氧化物。

在該器件中，所述第一浮置柵極和所述第二浮置柵極是電浮置的連續浮置區的部分。

在該器件中，所述第二有源區進一步包括位于所述第二浮置柵極的側面上的重摻雜半導體區，其中，所述重摻雜半導體區具有與所述第二有源區的所述頂面層和所述側面層相同的導電類型。

該器件進一步包括與所述第二有源區相鄰的淺溝槽隔離(STI)區，其中，所述STI區包括與所述第二浮置柵極的第二部分平齊的第一部分以及位于所述第二浮置柵極的第二部分下方并與所述第二浮置柵極的第二部分對準的第二部分。

在該器件中，所述第二浮置柵極的第二部分的底面高于所述STI區的底面。