[發明專利]流水線模數轉換器

在審

• 申請號: 201310003668.7
• 申請日: 2013-01-06
• 公開（公告）號: CN103916125A
• 公開（公告）日: 2014-07-09
• 發明（設計）人: 朱紅衛;趙郁煒;劉國軍;王旭
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H03M1/12
• 分類號: H03M1/12
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 丁紀鐵

技術領域

本發明涉及一種半導體集成電路，特別是涉及一種流水線模數轉換器（ADC）。

背景技術

流水線ADC是一種既能實現高速又能實現相當分辨率的結構，在電子系統中應用廣泛，同時對性能的要求也越來越高。現在的流水線ADC向著高速度、高精度、低功耗、小面積等方向發展，但是由于其本身結構特點，如何有效降低功耗和減小面積還是具有相當挑戰性的。

如圖1所示，是現有流水線ADC的結構圖；通過采樣保持模塊（S/H）101進行模擬輸入，輸入的模擬信號經過多個級模塊（stage）如級模塊一1021、級模塊i102i、級模塊n102n以及閃速級模塊103等進行模擬數字轉換，每一個級模塊形成1位或多位數字信號，如K₁bits、K_ibits、K_nbits、K_n+1bits，轉換后得到的數字信號輸入到移位寄存器104中并通過數字校正電路105后輸出，時鐘產生電路106用于產生時鐘信號從而對級模塊的工作模式進行控制。

如圖2所示，是圖1中的級模塊的結構圖；級模塊102i包括子ADCi104和余量增益電路（MDAC）105，輸入的模擬信號V_in經過子ADCi104轉換為數字信號K_i?bits；余量增益電路105包括采樣保持模塊106，子數模轉換器（DAC）i107和運算放大器108，子DACi107將數字信號K_i?bits轉化為模擬量，采樣保持模塊106對輸入的模擬信號Vin進行采樣，模擬信號Vin和子DACi107輸出的模擬量通過減法模塊相減后產生一余量，該余量通過運算放大器108進行放大后輸出模擬信號V_out。，模擬信號V_out作為下一級的級模塊的輸入模擬信號。

圖2中所示的運算放大器108是流水線ADC中的核心模塊，其消耗的功率和版圖面積在流水線ADC各級模塊中比例最大。現有流水線ADC無法避免在運算放大器模塊上消耗大量的功率和版圖面積。

為了說明運算放大器在流水線模數轉換器中的作用，先分析MDAC105的工作過程。如圖2中所示，余量增益電路的作用有三點：1、減法功能。用前一級的模擬輸出值Vin減去該值經子ADCi104量化再進經子DACi107變換后的模擬值以求出余量。2、增益功能。為了使每級能使用同樣的參考電壓源要對每級的余量乘以一個合適的因子。3、采樣保持功能。

為了分析方便，以每級1.5位的MDAC單元為例。如圖3A所示，是圖2中的MDAC為1.5位時級模塊的采樣模式電路圖；級模塊包括電容C_f和C_s，子DAC107a和運算放大器108a。子DAC107a通過三個開關選擇電壓V_ref、o和-V_ref實現，并輸出電壓信號V_dac。開關109和110由第一時鐘信號Φ₁控制，開關111由第二時鐘信號Φ₂控制。在采樣模式時開關109和110接通，輸入信號V_i被采樣到電容C_f和C_s；開關111斷開，此時運算放大器108a閑置。此時運放輸入端的電荷為：

Q₁＝-(C_s+C_f)V_i???????（1）

如圖3B所示，是圖2中的MDAC為1.5位時級模塊的保持模式電路圖；在保持模式時開關109和110斷開，開關111接通，電容器Cf上極板通過開關111接到運算放大器108a的輸出端，運放處于工作狀態。Cs上極板會接到子DAC107a的輸出即電壓信號V_dac。此時運放輸入端的電荷為：

Q₂＝(V_x-V_dac)C_s+(V_x-V_o)C_f?????（2）

式（2）中Vo＝A×(0-V_x)，A為運放的有限直流增益，V_x為運算放大器108a的輸入端即反相輸入端的電壓，運算放大器108a的正相輸入端接地。

由電荷守恒原理，Q₁＝Q2，可以得到：