[發明專利]電壓基準源電路

有效

• 申請號: 201310003203.1
• 申請日: 2013-01-06
• 公開（公告）號: CN103049030A
• 公開（公告）日: 2013-04-17
• 發明（設計）人: 李伊珂
• 申請（專利權）人: 成都芯源系統有限公司
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 王波波

1.一種電壓基準源電路，包括：

第一NPN晶體管，具有集電極、基極和發射極；

第二NPN晶體管，具有集電極、基極和發射極，其基極耦接至所述第一NPN晶體管的基極；

第一電阻，具有第一端和第二端，其第一端耦接至所述第一NPN晶體管的發射極，其第二端耦接至所述第二NPN晶體管的發射極；

第二電阻，具有第一端和第二端，其第一端耦接至所述第二NPN晶體管的發射極，其第二端耦接至第一電勢；

偏置反饋環路，耦接至第二電勢為所述第一NPN晶體管和所述第二NPN晶體管提供偏置，具有第一端、第二端和輸出端，其第一端耦接至所述第一NPN晶體管的集電極，其第二端耦接至所述第二NPN晶體管的集電極，其輸出端提供偏置信號；

第三晶體管，具有控制端、第一端和第二端，其第一端耦接至所述第二電勢，其控制端耦接至所述偏置信號，其第二端耦接至所述第二NPN晶體管的基極；

第三電阻，具有第一端和第二端，其第一端耦接至所述第三晶體管的第二端，其第二端耦接至所述第一電勢，所述第三電阻的阻值隨工藝的變化特性優于所述第一電阻和/或所述第二電阻；

第四晶體管，具有控制端、第一端和第二端，其第一端耦接至所述第二電勢，其控制端耦接至所述偏置信號，其第二端提供一參考信號；

第四電阻，具有第一端和第二端，其第一端耦接至所述第四晶體管的第二端，其第二端耦接至所述第一電勢，所述第四電阻與所述第一電阻和/或所述第二電阻采用相同的工藝制程。

2.根據權利要求1所述的電壓基準源電路，其中，所述第一NPN晶體管的發射極面積實質上等于所述第二NPN晶體管的發射極面積，所述第二NPN晶體管的偏置電流大于所述第一NPN晶體管的偏置電流。

3.根據權利要求1所述的電壓基準源電路，其中，所述第一NPN晶體管與所述第二NPN晶體管具有實質上相同的偏置電流，所述第一NPN晶體管的發射極面積大于所述第二NPN晶體管的發射極面積。

4.根據權利要求3所述的電壓基準源電路，其中，所述第一NPN晶體管和所述第二NPN晶體管由發射極面積實質上相同的晶體管并聯組成。

5.根據權利要求1所述的電壓基準源電路，其中，所述第三晶體管和所述第四晶體管均為NPN雙極性晶體管，具有作為控制端的基極、作為第一端的集電極和作為第二端的發射極。

6.根據權利要求1所述的電壓基準源電路，其中，所述第三晶體管和所述第四晶體管均為N溝道MOS晶體管，具有作為控制端的柵極、作為第一端的漏極和作為第二端的源極。

7.根據權利要求1所述的電壓基準源電路，其中，所述第三電阻和第四電阻具有相似的典型電阻值。

8.根據權利要求1所述的電壓基準源電路，其中，所述第三電阻包括P型或者N型擴散電阻，所述第一電阻和/或所述第二電阻和/或所述第四電阻包括多晶硅電阻。

9.根據權利要求1所述的電壓基準源電路，其中，所述第三電阻包括金屬電阻，所述第一電阻和/或所述第二電阻和/或所述第四電阻包括多晶硅電阻。

10.根據權利要求1所述的電壓基準源電路，其中，所述偏置反饋環路包括：

第一PNP晶體管，具有集電極、基極和發射極，其集電極和基極耦接至所述第一NPN晶體管的集電極，其發射極耦接至所述第二電勢；

第二PNP晶體管，具有集電極、基極和發射極，其基極耦接至所述第一PNP晶體管的基極，其集電極耦接至所述第二NPN晶體管的集電極，其發射極耦接至所述第二電勢；

第三PNP晶體管，具有集電極、基極和發射極，其集電極耦接至所述第一電勢，其基極耦接至所述第二NPN晶體管的集電極，其發射極耦接至所述偏置反饋環路的輸出端。

11.根據權利要求1所述的電壓基準源電路，其中，所述偏置反饋環路包括：

第一PMOS晶體管，具有漏極、柵極和源極，其漏極和柵極耦接至所述第一NPN晶體管的集電極，其源極耦接至所述第二電勢；

第二PMOS晶體管，具有漏極、柵極和源極，其柵極耦接至所述第一PMOS晶體管的柵極，其漏極耦接至所述第二NPN晶體管的集電極，其源極耦接至所述第二電勢；

第三PNP晶體管，具有集電極、基極和發射極，其集電極耦接至所述第一電勢，其基極耦接至所述第二NPN晶體管的集電極，其發射極耦接至所述偏置反饋環路的輸出端。