[發明專利]用于降低動態功率和峰值電流的SRAM位線和寫入輔助裝置與方法及雙輸入電平移位器

在審

• 申請號: 201280077340.3
• 申請日: 2012-12-27
• 公開（公告）號: CN104813404A
• 公開（公告）日: 2015-07-29
• 發明（設計）人: H·T·恩戈;D·J·卡明斯
• 申請（專利權）人: 英特爾公司
• 主分類號: G11C11/4193
• 分類號: G11C11/4193;G11C5/14;H01L27/108
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 陳松濤;王英

1.一種裝置，包括：

成組耦合在一起的多個存儲器陣列、本地寫入輔助邏輯單元、和讀取/寫入本地列復用器，以使得由所述組中的所述本地寫入輔助邏輯單元和所述讀取/寫入本地列復用器占用的面積小于在使用全局寫入輔助邏輯單元和所述讀取/寫入全局列復用器時所占用的面積。

2.根據權利要求1所述的裝置，其中，所述全局寫入輔助邏輯單元和所述讀取/寫入全局列復用器耦合到存儲器單元的未分段陣列。

3.根據權利要求2所述的裝置，其中，所述存儲器單元的未分段陣列在面積上大于所述多個存儲器陣列中的每一個存儲器陣列。

4.根據權利要求2所述的裝置，其中，所述存儲器單元的未分段陣列在面積上大于組合的所述多個存儲器陣列、所述本地寫入輔助邏輯單元、和所述讀取/寫入本地列復用器中的每一個。

5.根據權利要求1所述的裝置，還包括電源金屬線，所述電源金屬線用于向所述組中的所述多個存儲器陣列提供電力。

6.根據權利要求5所述的裝置，其中，所述本地寫入輔助邏輯單元包括寫入輔助p型上拉晶體管，所述寫入輔助p型上拉晶體管用以調整到所述電源金屬線的電力，并且其中，所述p型晶體管在尺寸上小于所述全局寫入輔助邏輯單元的p型上拉晶體管。

7.根據權利要求1所述的裝置，其中，所述讀取/寫入本地列復用器包括傳輸門，所述傳輸門用以提供全局讀取和寫入數據線的電耦合，以生成本地讀取和寫入信號。

8.一種用于對存儲器進行布局的方法，所述方法包括：

將存儲器單元的陣列分段為多個存儲器單元的分段陣列；以及

減小用于所述存儲器單元的分段陣列的全局寫入輔助邏輯單元的面積，以生成多個本地寫入輔助邏輯單元，其中，所述多個本地寫入輔助邏輯單元中的本地寫入輔助邏輯單元中的每一個耦合到所述多個存儲器單元的分段陣列中的所述存儲器單元的分段陣列中的每一個。

9.根據權利要求8所述的方法，還包括減小用于所述存儲器單元的分段陣列的全局讀取/寫入列復用器的面積，以生成多個本地讀取/寫入列復用器，其中，本地讀取/寫入列復用器中的每一個本地讀取/寫入列復用器耦合到所述多個存儲器單元的分段陣列中的所述存儲器單元的分段陣列中的每一個。

10.根據權利要求8所述的方法，其中，減小用于所述存儲器單元的分段陣列的全局寫入輔助邏輯單元的面積以生成多個本地寫入輔助邏輯單元包括：減小所述全局寫入輔助邏輯單元中的所述上拉p型晶體管的尺寸，以生成用于所述本地寫入輔助邏輯單元的本地上拉p型晶體管。

11.一種系統，包括：

存儲器單元；以及

處理器，所述處理器耦合到所述存儲器單元，所述處理器包括高速緩沖存儲器，所述高速緩沖存儲器包括：

成組耦合在一起的多個存儲器陣列、本地寫入輔助邏輯單元、和讀取/寫入本地列復用器，以使得由所述組中的所述本地寫入輔助邏輯單元和所述讀取/寫入本地列復用器占用的面積小于在使用全局寫入輔助邏輯單元和所述讀取/寫入全局列復用器時所占用的面積。

12.根據權利要求11所述的系統，還包括：

顯示單元；以及

無線接口，所述無線接口用以容許所述處理器以無線方式與其它器件進行通信。

13.根據權利要求11所述的系統，其中，所述存儲器單元是DRAM。

14.根據權利要求11所述的系統，其中，所述全局寫入輔助邏輯單元和所述讀取/寫入全局列復用器耦合到存儲器單元的未分段陣列。

15.根據權利要求14所述的系統，其中，所述存儲器單元的未分段陣列在面積上大于所述多個存儲器陣列中的每一個存儲器陣列。

16.根據權利要求14所述的系統，其中，所述存儲器單元的未分段陣列在面積上大于組合的所述多個存儲器陣列、本地寫入輔助邏輯單元、和讀取/寫入本地列復用器中的每一個。

17.根據權利要求11所述的系統，其中，所述處理器還包括電源金屬線，所述電源金屬線用于向所述組中的所述多個存儲器陣列提供電力。