[發明專利]用于從多線程發送請求至加速器的機制

有效

• 申請號: 201280072132.4
• 申請日: 2012-03-30
• 公開（公告）號: CN104221005B
• 公開（公告）日: 2018-04-27
• 發明（設計）人: R·羅恩;B·靳茲伯格;E·威斯曼
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F12/1027;G06F9/38;G06F9/48
• 代理公司: 上海專利商標事務所有限公司31100
• 代理人: 張東梅

技術領域

技術領域一般地涉及計算系統設計，且更特別地，涉及用于從多線程發送請求至加速器的機制。

背景技術

協處理器的傳統集成

隨著半導體制造過程到達了每個管芯一百萬兆晶體管的時代，設計工程師將面對如何最有效地利用所有可用晶體管的問題。一種設計方法是使用管芯上的專用硬件“加速”以及一個或多個通用的CPU核來實現特定的計算密集型函數。加速器以被設計為執行特定計算密集型函數的專用的邏輯塊實現。此專用邏輯塊的遷移密集型計算將通用CPU核從執行大量指令釋放，因此增加CPU核的效力和效率。

雖然以協處理器(諸如圖形協處理器)為形式的“加速”在本領域是公知的，但是此傳統的協處理器被OS視為操作系統(OS)在其上運行的CPU核外部的單獨的“設備”(在更大的計算系統中)。這些協處理器因此通過特定設備驅動器軟件被訪問且不在與CPU核相同的虛擬存儲器空間外操作。同樣地，傳統協處理器不分享或預期在通用CPU核上執行的虛擬地址到物理的地址轉換機制。

此外，當OS卸載任務至傳統協處理器時，發生大的延遲。特定地，因為CPU和傳統協處理器本質上對應單獨的、隔離的子系統，當運行在CPU核上應用中限定的任務從應用通過OS“內核”傳遞至管理協處理器的驅動器時，重要的通信資源被消耗了。這種大的延遲支持這樣的系統設計：從主OS調用協處理器上相對不頻繁的任務，但每個任務有大量相關聯的數據塊。實際上，傳統協處理器主要以粗粒方式而不是以細粒方式被利用。

隨著當前的系統設計者對以細粒度的使用方式將更快的加速引入計算系統中感興趣，用于在計算系統中集成加速的新范式正在形成。

附圖簡述

本發明是通過示例說明的，而不僅局限于各個附圖的圖示，在附圖中，類似的參考標號表示類似的元件，其中：

圖1示出計算系統，其每個處理核包括通用CPU和緊密耦合于通用CPU的加速器。

圖2示出用于在通用CPU上的線程以調用加速器的技術。

圖3示出排序緩沖器和相關的狀態圖。

圖4示出線程切換過程；

圖5示出用于處理頁面錯誤的過程；

圖6示出第一計算系統實施例。

圖7示出第二計算系統實施例。

圖8示出第三計算系統實施例。

圖9示出第四計算系統實施例。

圖10示出軟件指令轉換器。

詳細描述

圖1示出新處理核100_1架構，其中加速器101類似于設計在核100_1中且緊密耦合于核的通用CPU102的大規模功能單元。該多個核100_1至核100_Q可以被放置在集成入半導體芯片中的單個處理器120上。如下文更詳細的描述，在典型的實現中，該加速器101支持多個不同的計算密集型任務。

此處，參考諸如核100_1之類的單核的操作，從存儲器和/或高速緩存處讀取標準指令且通過核的通用CPU102被執行。但是，由處理核100_1接收的其他類型的指令將觸發加速器101行動。在具體的實現中，底層硬件支持軟件以代碼調用特定加速任務的能力。也就是說，特定命令可以通過軟件編程器(或通過編譯器)嵌入代碼中，此處，該特定命令調用并定義將通過加速器101執行的特定加速任務和用于該特定任務的輸入操作數。

該命令最后以目標代碼的某種形式表示。在運行時間期間，底層硬件“執行”該目標代碼且在執行時調用加速器101和傳遞相關輸入數據至加速器101。圖1示出加速器101耦合至通用CPU102以示出命令發送至加速器101。下文還將更詳細地討論關于用于調用加速器單元的特定技術的更多細節。

在被調用之后，該加速器101在與通用CPU102相同的存儲器空間之上操作。類似地，數據操作數可以通過虛擬地址由加速器識別，該虛擬地址的對應的到物理地址空間的轉換結果與通用CPU102使用的那些相同。換言之，加速器101在與CPU102相同的虛擬存儲器空間之上操作。此外，一般地，加速器執行命令的執行時間比在通用CPU102內執行傳統/標準指令的時間長(由于加速器101正在執行的任務的復雜本質)。輸入操作數和/或結果也可能比通用CPU102的功能單元使用的標準寄存器尺寸更大。

因此加速器101可以大致被視為比通用CPU102的傳統功能單位和相關的指令更為粗粒化(有更大的執行時間和/或在更大的數據塊上操作)。同時，加速器101也可以大致被視為比傳統協處理器更為細粒化或至少更緊地耦合于通用CPU102。