[發明專利]具有減少的量化級的多級Σ-Δ模數轉換器

在審

• 申請號: 201280050524.0
• 申請日: 2012-10-10
• 公開（公告）號: CN103875185A
• 公開（公告）日: 2014-06-18
• 發明（設計）人: 卡洛·平納
• 申請（專利權）人: 意法愛立信有限公司
• 主分類號: H03M3/04
• 分類號: H03M3/04
• 代理公司: 北京同達信恒知識產權代理有限公司 11291
• 代理人: 黃志華

1.一種多級Σ-Δ模數轉換器（200），包括：

-直接路徑（d1），所述直接路徑具有用于接收輸入模擬信號（X）的輸入端子（Id1）和用于提供對應于所述輸入模擬信號（Ｘ）的輸出數字信號（Y）的輸出端子（Od1），所述直接路徑（d1）包括：

-模擬積分器（2），所述模擬積分器具有用于接收代表所述輸入模擬信號（X）的第一模擬信號（X2）的輸入端子（I2）、以及用于提供第二模擬信號（X3）的輸出端子（O2），

-第一計算塊（S3），所述第一計算塊（S3）被布置成接收所述第二模擬信號（X3）以及提供第一模擬計算信號（X4）；

-量化器（3），所述量化器具有連接至所述第一計算塊（S3）以接收所述第一模擬計算信號（X4）的相應的輸入端子（I3）、以及操作性地連接至所述直接路徑（d1）的所述輸出端子（Od1）的相應的輸出端子（O3），

所述轉換器（200）的特征在于：所述直接路徑（d1）還包括插入在所述量化器（3）的所述輸出端子（O3）和所述轉換器（200）的所述輸出端子（Od1）之間的數字積分器（4），所述數字積分器（4）包括延遲塊（5），所述延遲塊具有用于接收所述輸出數字信號（Y）的輸入端子（I5）、以及用于提供延遲數字信號（DS1）的輸出端子（O5），

且其特征在于，所述轉換器（200）包括第一反饋路徑（f1），所述第一反饋路徑布置成將代表存在于所述數字積分器（4）的所述延遲塊（5）的所述輸出端子（O5）處的所述延遲數字信號（DS1）的反饋模擬信號（AN1）提供給所述第一計算塊（S3），所述第一計算塊（S3）被布置成從所述第二模擬信號（X3）中減去所述反饋模擬信號（AN1）。

2.如權利要求1所述的轉換器（200），其中，所述直接路徑（d1）還包括第二計算塊（S2），所述第二計算塊被布置成接收代表所述輸入模擬信號（X）的第三模擬信號（X1）以及提供第二模擬計算信號（X5）。

3.如權利要求2所述的轉換器（200），還包括第二反饋路徑（f2），所述第二反饋路徑被布置成將代表存在于所述直接路徑（d1）的所述輸出端子（d1）處的所述輸出數字信號（Y）的另一反饋模擬信號（AN2）提供給所述第二計算塊S2，所述第二計算塊（S2）被布置成從所述第三模擬信號（X1）中減去所述另一反饋模擬信號（AN2）。

4.如權利要求2或3所述的轉換器（200），其中，所述直接路徑（d1）還包括插入在所述第二計算塊（S2）和所述第一計算塊（S3）之間的第一放大塊（A2）。

5.如權利要求4所述的轉換器（200），其中，所述第一放大塊（A2）插入在第二計算塊（A2）和所述模擬積分器（2）之間。

6.如權利要求4所述的轉換器（200），其中，所述第一放大塊（A2）插入在所述模擬積分器（2）與所述第一計算塊（S3）之間。

7.如權利要求2所述的轉換器（200），其中，所述直接路徑（d1）還包括另一模擬積分器（1），所述另一模擬積分器具有操作性地連接至所述直接路徑（d1）的所述輸入端子（Id1）的輸入端子、以及操作性地連接到所述第二計算塊（S2）以將代表所述輸入模擬信號（X）的所述第三模擬信號（X1）提供給所述第二計算塊（S2）的輸出端子（O1）。

8.如權利要求7所述的轉換器（200），其中，所述直接路徑（d1）還包括第三計算塊（S1），所述第三計算塊被布置成接收所述輸入模擬信號（X）以及將第三模擬計算信號（X6）提供給所述另一模擬積分器（1）。

9.如權利要求8所述的轉換器（200），其中，所述第二反饋路徑（f2）還被布置成將所述另一反饋模擬信號（AN2）提供給所述第三計算塊（S3），所述第三模擬計算塊（S3）被布置成從所述輸入數字信號（X）中減去所述另一反饋模擬信號（AN2）。

10.如權利要求9所述的轉換器（200），其中，所述直接路徑（d1）還包括插入在所述第三計算塊（S1）和所述第二計算塊（S2）之間的第二放大塊（A1）。

11.如權利要求10所述的轉換器（200），其中，所述第二放大塊（A1）插入在所述第三計算塊（S1）和所述另一模擬積分器（1）之間。