[發(fā)明專利]用于生長III-V外延層的方法

在審

• 申請?zhí)枺?/td>: 201280035896.6
• 申請日: 2012-07-06
• 公開（公告）號: CN103765592A
• 公開（公告）日: 2014-04-30
• 發(fā)明（設(shè)計(jì)）人: J·德魯恩;S·迪格魯特;M·杰曼
• 申請（專利權(quán)）人: 埃皮根股份有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/778
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司 31100
• 代理人: 張欣

發(fā)明領(lǐng)域

本發(fā)明涉及一種在襯底上生長III-V外延層的方法、一種半導(dǎo)體結(jié)構(gòu)、以及包括這樣的結(jié)構(gòu)的設(shè)備，該半導(dǎo)體結(jié)構(gòu)包括襯底、位于襯底頂部的緩沖層，其中，導(dǎo)電路徑出現(xiàn)在襯底和緩沖層之間。

技術(shù)背景

在Si襯底上沉積例如III-N外延層時(shí)，從沉積A1N層開始生長來抑制Si襯底的所謂“Ga回熔”。在Si和A1N之間的界面處，由于在界面處的能帶排列或由于Ga擴(kuò)散到Si中，形成了導(dǎo)電層。這一導(dǎo)電層對在Si上的這樣的III-N緩沖層頂部上構(gòu)建的設(shè)備的射頻操作和高壓操作兩者都是有害的。

在RF設(shè)備的情況下，RF信號可與這一層電容耦合，這引起傳播的信號的所不期望的損耗。

在具有充分高的接觸間距的高電壓設(shè)備的情況下，通過由從接觸（contact）到III-N/Si界面的兩個(gè)垂直管腳構(gòu)成的路徑和III-N/Si界面本身處的導(dǎo)電路徑，該設(shè)備將在高場強(qiáng)條件下過早擊穿。換言之，已經(jīng)觀察到，即使在源極和漏極區(qū)域之間距離較大，硅上的AlGaN/GaN?HEMT設(shè)備也具有飽和擊穿電壓。擊穿飽和度大小因變于是外延層疊層的總厚度，因此高的擊穿電壓要求厚的外延層，這可導(dǎo)致大的晶片翹曲度或破裂層，且增加晶片的成本。文檔CN101719465（A）提供了一種用于制造硅襯底GaN基半導(dǎo)體材料的方法，該方法旨在解決通過在延伸GaN基半導(dǎo)體材料的工藝中由Ga引起的重新熔化硅表面的問題，以改進(jìn)產(chǎn)品質(zhì)量和生產(chǎn)效率。該方法包括下列步驟：在專門用于生長氮化鋁緩沖層的第一MOCVD的反應(yīng)室中，在硅襯底上生成氮化鋁緩沖層，并在該步驟完成之后取出氮化鋁緩沖層，以便形成供稍后使用的硅襯底氮化鋁模板；并將供稍后使用的硅襯底氮化鋁模板放置在用于生長GaN基半導(dǎo)體材料的第二MOCVD的反應(yīng)器中，以便擴(kuò)展GaN基半導(dǎo)體材料；并在該步驟完成之后取出硅襯底氮化鋁模板，以便形成硅襯底GaN基半導(dǎo)體材料。該方法可適用于生產(chǎn)發(fā)光二極管、二極管激光器、電源設(shè)備等等的產(chǎn)品。

Umeda等人在“Blocking-Voltage?Boosting?Technology?for?GaN?Transistors?by?Widening?Depletion?Layer?in?Si?Substrates（通過展寬Si襯底中的耗盡層的GaN晶體管的阻斷電壓提升技術(shù)）”（2010年IEEE電子設(shè)備會議，加利福尼亞州舊金山市，第20.5.1-20.5.4頁）中提出了一種新穎技術(shù)，該技術(shù)通過展寬高阻Si襯底中的耗盡層來提升AlGaN/GaN異質(zhì)結(jié)場效應(yīng)晶體管（HFET）的阻斷電壓。阻斷電壓提升（BVB）技術(shù)把芯片的外圍區(qū)域處的離子注入用作溝道截?cái)喹h(huán)，來終止來自AlN/Si處的界面反轉(zhuǎn)層處的漏電流。通過溝道截?cái)喹h(huán)的幫助，在襯底中展寬了耗盡層，這增加了HFET的阻斷電壓。借助于BVB技術(shù)，對于Si上的薄至1.4μm的外延GaN，HFET的截止態(tài)擊穿電壓從沒有溝道截?cái)喹h(huán)時(shí)的760V增加到高達(dá)1340V。這一技術(shù)極大幫助了提高阻斷電壓，即使是對于Si上的薄外延GaN來說也是如此，這引起制造成本的進(jìn)一步下降。

然而，這種方法并不一定解決擊穿飽和度的問題。

Srivastava等人在“Record?Breakdown?Voltage（2200V）of?GaN?DHFET?on?Si?With2-μm?Buffer?Thickness?by?Local?Substrate?Removal（借助于局部襯底去除的Si上的帶有2μm緩沖層厚度的GaN?DHFET的記錄擊穿電壓（2200V））”（EDL32-12011）中提出一種局部襯底去除技術(shù)（位于源極到漏極區(qū)域下），使人想起穿硅通孔并報(bào)告了Si（111）襯底上僅2μm厚的AlGaN緩沖層的AlGaN/GaN/AlGaN雙異質(zhì)結(jié)構(gòu)FET的有史以來達(dá)到的最高擊穿電壓（VBD）。在局部Si去除之前，柵極–漏極距離（L_GD）≥8μm時(shí)，V_BD飽和度處于～700V。然而，在局部蝕刻掉襯底之后，對于具有L_GD=20μm的設(shè)備，測得V_BD的記錄為2200V。此外，根據(jù)Hall（霍爾）測量，得出結(jié)論，局部襯底去除集成方法對2D電子氣溝道性質(zhì)沒有影響。

劣勢在于，現(xiàn)在有源設(shè)備被定位在非常薄的薄膜上，這可以引起可靠性問題，且去除載體襯底對層疊的熱阻率具有負(fù)面影響。

在另一方法中使用了SOI襯底，其中，把溝槽蝕刻為穿過半導(dǎo)體襯底到達(dá)（或穿過）掩埋的絕緣體層，把所謂的“源極島”和“漏極島”與底層處理晶片完全隔離開來。