[發明專利]導電化合物上的大晶粒低電阻率鎢

無效

• 申請號: 201280011970.0
• 申請日: 2012-02-16
• 公開（公告）號: CN103403858A
• 公開（公告）日: 2013-11-20
• 發明（設計）人: S·L·布朗;J·布呂萊;C·小卡布拉爾;S·卡勒伽里;M·M·弗蘭克;M·A·古羅恩;M·霍普斯塔肯;V·納拉亞南;K·黃洸漢
• 申請（專利權）人: 國際商業機器公司
• 主分類號: H01L21/70
• 分類號: H01L21/70;C23C14/06;H01L21/28
• 代理公司: 北京市中咨律師事務所 11247
• 代理人: 賀月嬌;于靜

技術領域

本發明概括而言涉及半導體和微電子結構以及用于制造這些結構的方法。更具體地，本發明涉及半導體和微電子器件以及用于制造這些器件的方法，其中所述器件包括導電化合物作為底層（underlayer），該底層允許鎢沉積物形成大晶粒尺寸并且得到低電阻率。

背景技術

鎢是在電子學并且尤其是在芯片技術中具有多種用途的金屬化元素。這些用途的例子包括但不限于在前段和后段金屬化（front-and?back-end?metallization）中使用鎢插塞（plug）填充工藝來填充接觸和過孔（via），使用鎢作為互連材料、使用鎢作為金屬氧化物半導體場效應晶體管（MOSFET）柵極疊層的部件、以及使用鎢作為動態隨機存取存儲器（DRAM）柵極疊層的部件。

在大多數情況下，期望將鎢的最小電阻率用于最佳電路性能。由于在鎢中電子的晶界散射是限制電導率（即，增加電阻率）的主要因素之一，因此很多應用期望大的鎢晶粒尺寸。

通常，鎢沉積在氮化鈦（TiN）或氮化鉭（TaN）上，例如作為接觸/過孔/互連技術中的阻擋材料，或者作為MOSFET柵極疊層技術中與高介電常數（高K）電介質直接接觸的金屬柵極材料。圖1a示出了半導體器件100的橫截面圖，該半導體器件100具有半導體襯底110和柵極疊層105，柵極疊層105具有氮化鈦（TiN）或氮化鉭（TaN）層115作為鎢沉積物120的底層。圖1b示出了這種器件的一個例子。在該示例性半導體器件150中，硅層160用作半導體襯底。在柵極疊層155中包括可選的層，例如覆蓋硅襯底160的二氧化硅（SiO₂）界面層165、覆蓋SiO₂界面層165的基于鉿（Hf）的高K柵極電介質層170、以及覆蓋鎢層180的氮化硅（Si₃N₄）密封層185。

在現有技術中，當將鎢沉積到TiN或TaN上時，常常形成小晶粒、高電阻率的鎢。在鎢沉積之前或鎢沉積期間通過特殊的處理并通過多步沉積工序，可以增大晶粒尺寸并且可以降低電阻率。然而，這些工序可能降低制造生產量并且增加成本。

發明內容

根據本發明的一個方面，提供了一種層疊結構，該層疊結構包括：基底層（base?layer），其包括含有氮化鈦（TiN）、氮化鉭（TaN）或它們的組合的材料；覆蓋所述基底層的導電層，其中所述導電層包括包含氮化鉭鋁（TaAlN）、氮化鈦鋁（TiAlN）、氮化鉭硅（TaSiN）、氮化鈦硅（TiSiN）、氮化鉭鉿（TaHfN）、氮化鈦鉿（TiHfN）、氮化鉿（HfN）、碳化鉿（HfC）、碳化鉭（TaC）、氮化釩（VN）、氮化鈮（NbN）或它們的任何組合的材料；以及沉積在所述導電層上方的鎢層。

根據本發明的另一方面，提供了一種半導體器件，該半導體器件包括：半導體襯底；基底層，其包括包含TiN、TaN或它們的組合的材料；覆蓋所述基底層的導電層，其中該導電層包括包含TaAlN、TiAlN、TaSiN、TiSiN、TaHfN、TiHfN、HfN、HfC、TaC、VN、NbN或它們的任何組合的材料；以及沉積在所述導電層上方的鎢層。

根據本發明的又一方面，提供了一種制造層疊結構的方法。該方法包括：在基底層上沉積導電層，其中所述導電層包括包含TaAlN、TiAlN、TaSiN、TiSiN、TaHfN、TiHfN、HfN、HfC、TaC、VN、NbN或它們的任何組合的材料，并且其中所述基底層具有包含TiN、TaN或它們的組合的材料；以及在所述導電層上方沉積鎢層。

根據本發明的再一方面，提供了一種制造半導體器件的方法。該方法包括：在半導體襯底上沉積基底層，其中所述基底層具有包含TiN、TaN或它們的組合的材料；在所述基底層上沉積導電層，其中所述導電層包括包含TaAlN、TiAlN、TaSiN、TiSiN、TaHfN、TiHfN、HfN、HfC、TaC、VN、NbN或它們的任何組合的材料；以及在所述導電層上方沉積鎢層。

附圖說明

圖1a是具有柵極疊層的半導體器件的橫截面圖，該柵極疊層具有氮化鈦（TiN）或氮化鉭（TaN）層作為用于鎢沉積物的底層。

圖1b是圖1a的示例性半導體器件的橫截面圖。

圖2a是根據本發明實施例的具有柵極疊層的半導體器件的橫截面圖，該柵極疊層具有導電層作為用于鎢沉積物的底層。該導電層不包含TiN、TaN或者TiN和TaN的組合，或者不完全由TiN、TaN或者TiN和TaN的組合構成。

圖2b是圖2a的示例性半導體器件的橫截面圖。