[實用新型]多可變帶寬數字存儲示波器

有效

• 申請?zhí)枺?/td>: 201220716084.5
• 申請日: 2012-12-21
• 公開（公告）號: CN203069643U
• 公開（公告）日: 2013-07-17
• 發(fā)明（設計）人: 李志海;王量
• 申請（專利權）人: 優(yōu)利德科技（成都）有限公司
• 主分類號: G01R13/02
• 分類號: G01R13/02
• 代理公司: 北京輕創(chuàng)知識產權代理有限公司 11212
• 代理人: 吳英彬

技術領域

本實用新型涉及一種示波器，特別涉及一種可以隨時改變帶寬，以便更好的滿足當前工作需要的多可變帶寬數字存儲示波器。

背景技術

DSO(數字存儲示波器)作為測量電信號波形的儀器，它能形象顯示電壓隨時間變化的波形并可測量頻率和相位等參數，同時可經過各種轉換器對光、聲、熱、磁和電流等信號進行間接的測量，是一種綜合的信號特性測試儀器。數字存儲示波器是觀察電路實驗現(xiàn)象、分析實驗中的問題、測量實驗結果必不可少的重要儀器，在電工、電子和電氣測量領域具有廣泛應用。

但是，現(xiàn)有的數字存儲示波器，其為固定的帶寬，客戶不能根據生產的需要實時改變數字存儲示波器的帶寬，以便更好的滿足當前工作的需要。

實用新型內容

針對現(xiàn)有技術的不足，本實用新型提供了一種可以實時改變帶寬的多可變帶寬數字存儲示波器。

本實用新型為實現(xiàn)上述目的采用的技術方案為：

一種多可變帶寬數字存儲示波器，由兩個相互獨立的信號調理通道1和信號調理通道2、FPGA(現(xiàn)場可編程門陣列)芯片、MVB(多可變帶寬)嵌入式運算芯片、DSP(數字信號處理)芯片、LED液晶顯示觸摸屏以及USB接口組成；所述DSP芯片分別與MVB嵌入式運算芯片、LED液晶顯示觸摸屏連接，所述FPGA芯片分別與MVB嵌入式運算芯片、信號調理通道1、信號調理通道2連接，所述MVB嵌入式運算芯片內置有系統(tǒng)注冊模塊、TCP/IP網絡通信模塊以及USB設備通信模塊，所述USB設備通信模塊與USB接口連接。

所述信號調整通道1由輸入阻抗匹配、前級信號調理、高速ADC(模數轉換器)、觸發(fā)電路、高速比較器組成，所述輸入阻抗匹配與前級信號調理連接，所述前級信號調理分別與高速ADC、觸發(fā)電路連接，所述高速比較器與觸發(fā)電路連接，所述高速ADC與觸發(fā)電路分別與FPGA芯片連接。

所述信號調整通道2由輸入阻抗匹配、前級信號調理、高速ADC、觸發(fā)電路、高速比較器組成，所述輸入阻抗匹配與前級信號調理連接，所述前級信號調理分別與高速ADC、觸發(fā)電路連接，所述高速比較器與觸發(fā)電路連接，所述高速ADC與觸發(fā)電路分別與FPGA芯片連接。

所述FPGA芯片內置ADC時鐘控制模塊、串/并轉換模塊、正常采樣/峰值檢測模塊、觸發(fā)電路控制模塊、時基電路控制模塊、數據總線通信模塊、硬件頻率計以及硬件電路控制模塊。

所述DSP芯片，其內置有初始化模塊、鍵盤處理模塊、波形數據采集模塊、信號測量處理模塊、運算與處理模塊以及顯示模塊，所述顯示模塊與LED液晶顯示觸摸屏連接。

所述FPGA芯片還內置有信號電壓采集單元、硬件工作模式調整單元。

作為本實用新型的進一步改進，本實用新型還包括一根據當前實時所調時基檔位自動調節(jié)采樣率的采樣率調整模塊，一信號變換處理模塊以及一在信號的正確點處同步水平掃描的觸發(fā)功能模塊，所述信號電壓采集單元、硬件工作模式調整單元分別與采樣率調整模塊、信號變換處理模塊、觸發(fā)功能模塊連接。

本實用新型可以根據客戶的需求，客戶自行選擇購買的數字存儲示波器的帶寬，也可以在使用一段時間后，改變數字存儲示波器的帶寬，以滿足當前工作的需要。

下面結合附圖與具體實施方式，對本實用新型進一步說明。

附圖說明

圖1為本實用新型的結構原理圖；

圖2為圖1的信號調理通道的結構框架圖；

具體實施方式

參見圖1～圖2，本實用新型公開了一種多可變帶寬數字存儲示波器，由兩個相互獨立的信號調理通道1和信號調理通道2、FPGA(現(xiàn)場可編程門陣列)芯片、MVB(多可變帶寬)嵌入式運算芯片、DSP(數字信號處理)芯片、LED液晶顯示觸摸屏以及USB接口組成；所述DSP芯片分別與MVB嵌入式運算芯片、LED液晶顯示觸摸屏連接，所述FPGA芯片分別與MVB嵌入式運算芯片、信號調理通道1、信號調理通道2連接，所述MVB嵌入式運算芯片內置有系統(tǒng)注冊模塊、TCP/IP網絡通信模塊以及USB設備通信模塊，所述USB設備通信模塊與USB接口連接。

所述信號調整通道1由輸入阻抗匹配、前級信號調理、高速ADC(模數轉換器)、觸發(fā)電路、高速比較器組成，所述輸入阻抗匹配與前級信號調理連接，所述前級信號調理分別與高速ADC、觸發(fā)電路連接，所述高速比較器與觸發(fā)電路連接，所述高速ADC與觸發(fā)電路分別與FPGA芯片連接。