[實(shí)用新型]I2S接口時(shí)鐘電路的分頻電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201220584975.X
• 申請(qǐng)日: 2012-11-08
• 公開(kāi)（公告）號(hào): CN202978893U
• 公開(kāi)（公告）日: 2013-06-05
• 發(fā)明（設(shè)計(jì)）人: 劉新寧;王鎮(zhèn);楊軍;孫聲震;張亞偉
• 申請(qǐng)（專利權(quán)）人: 東南大學(xué)
• 主分類號(hào): H03K23/00
• 分類號(hào): H03K23/00
• 代理公司: 南京天翼專利代理有限責(zé)任公司 32112
• 代理人: 朱戈勝

技術(shù)領(lǐng)域

本實(shí)用新型涉及數(shù)字集成電路領(lǐng)域中用于ASIC芯片的時(shí)鐘分頻電路及方法，尤其是數(shù)字多媒體系統(tǒng)I2S接口時(shí)鐘分頻電路。

背景技術(shù)

當(dāng)今的數(shù)字化時(shí)代，片上系統(tǒng)(System?On?Chip,SOC)以及專用集成電路(Application?Specific?Integrated?Circuit,ASIC)技術(shù)高速發(fā)展，以SoC芯片為核心的移動(dòng)電子多媒體設(shè)備已經(jīng)深入人們的日常生活。音頻數(shù)據(jù)的采集、處理和傳輸是多媒體技術(shù)中重要的組成部分。目前一種主要的數(shù)字音頻傳輸標(biāo)準(zhǔn)為飛利浦公司制定的I2S(Inter—IC?Sound)總線接口協(xié)議，該協(xié)議規(guī)定了數(shù)字音頻數(shù)據(jù)的格式。需要一條串行傳輸位時(shí)鐘SCLK，以及幀時(shí)鐘WS。

根據(jù)不同的音頻文件格式，以及不同的應(yīng)用場(chǎng)景，音頻文件可采取的采樣頻率可以為以下任一種：8KHz、11.025KHz、16KHz、22.5KHz、24K、32KHz、44.1KHz、48KHz、88.2KHz、96KHz、192KHz等，采樣位數(shù)可以為12bits、16bits、20bits、24bits、32bits等。WS信號(hào)是由SCLK根據(jù)采樣位數(shù)分頻得來(lái)，相應(yīng)于不同的采樣頻率，需要不同的串行位時(shí)鐘信號(hào)SCLK。以16bits的采樣位數(shù)來(lái)講，當(dāng)采樣頻率為32KHz、44.1KHz、48KHz、192KHz時(shí)，所需的SCLK時(shí)鐘為1.024MHz、1.4112MHz、1.536MHz、6.144MHz，所需的系統(tǒng)主時(shí)鐘MCLK就要為12.288MHz、11.2896MHz、24.576MHz、49.152MHz這樣的頻率，為得到這種特殊的時(shí)鐘頻率，傳統(tǒng)的做法是增加鎖相環(huán)產(chǎn)生，或是增加額外的晶振為I2S時(shí)鐘電路提供時(shí)鐘。

在一個(gè)完備的SoC系統(tǒng)芯片中，一般都會(huì)有選擇一個(gè)12MHz的晶振為芯片提供時(shí)鐘，并且會(huì)含有USB模塊。USB模塊內(nèi)部含有倍頻模塊，可以輸出一個(gè)48MHz的時(shí)鐘。所以我們可以利用這個(gè)12MHz的時(shí)鐘，以及USB所倍頻產(chǎn)生的48MHz時(shí)鐘分頻得到以上各種采樣頻率。

發(fā)明內(nèi)容

本實(shí)用新型針對(duì)現(xiàn)有技術(shù)的成本較高的問(wèn)題，以及某些特定晶振無(wú)法滿足多種采樣頻率的音頻信號(hào)傳輸?shù)膯?wèn)題，提供一種新的數(shù)字音頻I2S接口時(shí)鐘電路分頻電路及方法，采用此方法的電路不需要增加額外鎖相環(huán)、晶振，因此可以降低成本及芯片面積。

本實(shí)用新型的技術(shù)方案如下：

一種串行數(shù)字音頻總線I2S接口時(shí)鐘電路的分頻電路，包括串行時(shí)鐘SCLK產(chǎn)生模塊SCLK_GEN、字段選擇信號(hào)WS產(chǎn)生模塊WS_GEN和配置分頻因子模塊DIV_GEN；

所述配置分頻因子模塊DIV_GEN的第一分頻因子N1和第二N2分頻因子數(shù)據(jù)輸出端分別連接到串行時(shí)鐘SCLK產(chǎn)生模塊SCLK_GEN的兩個(gè)分頻因子數(shù)據(jù)輸入端；

所述串行時(shí)鐘SCLK產(chǎn)生模塊SCLK_GEN的I2S主時(shí)鐘MCLK輸入端接收外部I2S主時(shí)鐘MCLK信號(hào)；

所述串行時(shí)鐘SCLK產(chǎn)生模塊SCLK_GEN的串行時(shí)鐘SCLK輸出端連接所述字段選擇信號(hào)WS產(chǎn)生模塊WS_GEN的串行時(shí)鐘SCLK輸入端；字段選擇信號(hào)WS產(chǎn)生模塊WS_GEN的分頻因子數(shù)據(jù)輸入端接收外部分頻因子數(shù)據(jù)；

所述配置分頻因子模塊DIV_GEN采用分頻值產(chǎn)生電路；所述字段選擇信號(hào)WS產(chǎn)生模塊WS_GEN和配置分頻因子模塊DIV_GEN都采用可配置分頻器。

一種新的I2S接口時(shí)鐘電路的分頻電路及方法，當(dāng)I2S工作在Master模式時(shí)，所述系統(tǒng)分頻電路提供SCLK信號(hào)以及WS信號(hào)。I2S時(shí)鐘分頻電路，由配置分頻因子模塊DIV_GEN，串行位時(shí)鐘SCLK產(chǎn)生模塊SCLK_GEN，字段（聲道）選擇信號(hào)WS產(chǎn)生模塊WS_GEN組成。結(jié)構(gòu)如圖1所示。其特征是，所述“配置分頻因子模塊”輸出兩個(gè)分頻值N1、N2作為控制信號(hào)給SCLK_GEN模塊，根據(jù)控制信號(hào)對(duì)主時(shí)鐘MCLK分頻產(chǎn)生SCLK。N1以及N2值可選硬件自動(dòng)計(jì)算或軟件配置。SCLK信號(hào)并不是等周期信號(hào)，信號(hào)變化呈周期性，本實(shí)用新型所實(shí)現(xiàn)的SCLK波形圖如圖2所示。SCLK作為“WS產(chǎn)生模塊”的輸入時(shí)鐘，產(chǎn)生相應(yīng)的WS信號(hào)。I2S可以工作在SLAVE模式，系統(tǒng)或芯片外部提供SCLK以及WS信號(hào)給I2S模塊。如圖3所示。

需要芯片系統(tǒng)提供主時(shí)鐘MCLK的頻率值為12MHz以及48Mhz。為消除兩MCLK時(shí)鐘切換時(shí)可能產(chǎn)生的毛刺，I2S時(shí)鐘接口時(shí)鐘電路需要一個(gè)去毛刺選擇電路Glitch_Free_MUX，如圖3所示。