[實用新型]柵極驅動電路、陣列基板和顯示裝置

有效

• 申請號: 201220482889.8
• 申請日: 2012-09-20
• 公開（公告）號: CN202838908U
• 公開（公告）日: 2013-03-27
• 發明（設計）人: 陳希
• 申請（專利權）人: 北京京東方光電科技有限公司
• 主分類號: G09G3/20
• 分類號: G09G3/20
• 代理公司: 北京中博世達專利商標代理有限公司 11274
• 代理人: 申健

技術領域

本實用新型涉及顯示領域，尤其涉及一種柵極驅動電路、陣列基板和顯示裝置。

背景技術

陣列基板行驅動(Gate?Driver?on?Array，GOA)技術，是直接將柵極驅動電路(Gate?driver?ICs)集成在陣列基板上，來代替外接驅動芯片的一種工藝技術。該技術的應用不僅可減少生產工藝程序，降低產品成本，提高集成度，而且可以做到面板兩邊對稱的美觀設計，同時也省去了柵極電路(Gate?IC)的綁定(Bonding)區域以及扇出(Fan-out)布線空間，從而可實現窄邊框的設計，提高產能和良品率。

圖1為針對顯示裝置的雙邊奇偶交錯驅動的GOA示意圖，包括左右兩組級聯的移位寄存器，圖2為移位寄存器工作的控制時序信號，圖3為移位寄存器的電路設計，其中的下拉控制信號可以接直流，也可以接交流。左、右側電路的工作原理相同，以圖1左邊的(奇數行)電路為例，上一奇數行的輸出接入當前奇數行移位寄存器的輸入(INPUT)端，下一奇數行的輸出接入當前奇數行移位寄存器的復位(RESET)端。基本工作原理為：INPUT端信號為高時，第一晶體管M1開啟對PU節點充電，當時鐘控制信號(對于第一行、第五行、第九行...為第一時鐘控制信號CLK1，對于第三行、第七行、第十一行...為第三時鐘控制信號CLK3)為高時，第三晶體管M3導通OUTPUT端輸出高電平的脈沖，同時電容C1的柵壓自舉(Bootstrapping)作用將PU節點的電壓進一步拉高；之后RESET端為高電位，將第二晶體管M2和第四晶體管M4打開，使PU節點和OUTPUT端放電；然后通過下拉控制信號來控制PD節點的充電，對PU節點和OUTPUT端進行放電，保證了在該行非工作時間內將噪聲(Noise)拉低。

當下拉控制信號選擇直流信號時，PD節點可以一直充電，保證了PU節點和OUTPUT節點的噪聲一旦出現可以立刻被拉低。但是同時帶來的問題是，PD節點控制的下拉單元中的薄膜晶體管(TFT)，處于幾乎100％占空比(Duty?Cycle)的工作狀態，TFT的壽命大大降低，嚴重影響GOA電路的長期可信賴性和穩定性；當下拉控制信號選擇交流(一般為時鐘控制信號)時，可有效提高下拉單元中TFT的壽命，但是由于PD節點是由交流信號控制的，存在電平為低的狀態，這時因PD節點為低，PU節點和OUTPUT端出現噪聲時不能及時被拉低，容易發生顯示異常，尤其是高溫時輸出的噪聲更高。

實用新型內容

本實用新型所要解決的技術問題在于提供一種柵極驅動電路、陣列基板和顯示裝置，可保證出現噪聲時及時拉低，從而提升顯示裝置的畫面品質以及可靠性。

一方面，本發明提供一種柵極驅動電路，包括多個級聯的移位寄存器，

所述移位寄存器的輸出端還與兩個薄膜晶體管相連，其中，兩個所述薄膜晶體管的源極均與所述移位寄存器的輸出端相連，其漏極均與低壓信號線VSS相連，其柵極分別連接到不同的控制線，以保證在所述移動寄存器的輸出低電平的時間內至少有一個所述薄膜晶體管導通。

具體地，除第一個移位寄存器和最后一個移位寄存器外，其余每個移位寄存器的輸出端均和與其相鄰下一個移位寄存器的輸入端以及與其相鄰的上一個移位寄存器的復位信號輸入端連接，第一個移位寄存器的輸出端與第二個移位寄存器的輸入端連接，最后一個移位寄存器的輸出端和與其相鄰的上一個移位寄存器的復位信號輸入端以及自身的復位信號輸入端連接；

第一個移位寄存器的輸入端輸入幀起始信號；

第奇數個移位寄存器的第一時鐘信號輸入端輸入第一時鐘信號，第二時鐘信號輸入端輸入第二時鐘信號，第偶數個移位寄存器的第一時鐘信號輸入端輸入第二時鐘信號，第二時鐘信號輸入端輸入第一時鐘信號；

每個移位寄存器的低電壓信號輸入端輸入低電壓信號。

優選地，所述級聯的移位寄存器，分為兩組，其中，

第一組級聯的移位寄存器，其中的每一級移位寄存器與一奇數行柵線相連，

第二組級聯的移位寄存器，其中的每一級移位寄存器與一偶數行柵線相連；

所述控制線包括：

分別與第一組中相鄰兩級的移位寄存器相連的第一控制線和第三控制線，

分別與第二組中相鄰兩級的移位寄存器相連的第二控制線和第四控制線；