[實(shí)用新型]一種用于伺服驅(qū)動(dòng)系統(tǒng)的編碼器接口IP核

有效

• 申請(qǐng)?zhí)枺?/td>: 201220353583.2
• 申請(qǐng)日: 2012-07-20
• 公開(kāi)（公告）號(hào): CN202710997U
• 公開(kāi)（公告）日: 2013-01-30
• 發(fā)明（設(shè)計(jì)）人: 王瑜;馬禮勝;朱廣斌
• 申請(qǐng)（專利權(quán)）人: 南京科遠(yuǎn)驅(qū)動(dòng)技術(shù)有限公司
• 主分類號(hào): G05B19/05
• 分類號(hào): G05B19/05
• 代理公司: 南京匯盛專利商標(biāo)事務(wù)所(普通合伙) 32238
• 代理人: 陳揚(yáng);裴詠萍

技術(shù)領(lǐng)域

本實(shí)用新型涉及一種編碼器接口IP核，尤其涉及一種用于伺服驅(qū)動(dòng)系統(tǒng)的對(duì)編碼器信號(hào)進(jìn)行處理的IP核。

背景技術(shù)

在半閉環(huán)位置伺服控制系統(tǒng)中，常采用光電編碼器作為位置檢測(cè)元件。考慮到不同應(yīng)用場(chǎng)合對(duì)編碼器反饋精度、成本等的不同要求，在進(jìn)行伺服驅(qū)動(dòng)系統(tǒng)的開(kāi)發(fā)時(shí)，會(huì)根據(jù)需求選用增量式、絕對(duì)式等編碼器中的一種。目前國(guó)內(nèi)外高端交流伺服系統(tǒng)普遍采用FPGA（現(xiàn)場(chǎng)可編程門陣列）實(shí)現(xiàn)對(duì)某種編碼器信號(hào)的譯碼、信號(hào)輸出等功能。但在現(xiàn)有的實(shí)現(xiàn)方式下：在處理方式上，每種接口只能對(duì)一種編碼器的信號(hào)進(jìn)行處理，編碼器不同，接口電路就要重新設(shè)計(jì)，增加了成本；在實(shí)現(xiàn)上，未形成代碼可重用的編碼器接口IP核，導(dǎo)致系統(tǒng)設(shè)計(jì)周期變長(zhǎng)。

發(fā)明內(nèi)容

為解決現(xiàn)有技術(shù)中所存在的上述問(wèn)題，本實(shí)用新型提出一種用于伺服控制系統(tǒng)中的對(duì)編碼器信號(hào)進(jìn)行處理的IP核，實(shí)現(xiàn)對(duì)增量式、絕對(duì)式編碼器的信號(hào)處理，應(yīng)用于對(duì)編碼器有不同需求的伺服控制系統(tǒng)中。使用該IP核，既可以滿足不同應(yīng)用場(chǎng)合對(duì)編碼器的不同需求，又可以實(shí)現(xiàn)代碼可重用、降低硬件和人力成本的目的。

為實(shí)現(xiàn)上述目的，本實(shí)用新型提供了一種用于伺服控制系統(tǒng)的編碼器接口IP核，該編碼器接口IP核與外部編碼器相連，包括濾波模塊、UART（異步接收/發(fā)送裝置）模塊、解差分模塊、FPGA邏輯控制模塊和雙口RAM（隨機(jī)存儲(chǔ)器）模塊。濾波模塊的輸入端連接外部編碼器，輸出端分別與解差分模塊和UART模塊的輸入端相連；解差分模塊和UART模塊的輸出端分別與FPGA邏輯控制模塊的輸入端相連，F(xiàn)PGA邏輯控制模塊的輸出端和雙口RAM模塊的輸入端相連，雙口RAM的輸出端即為該IP核的輸出端。

本實(shí)用新型的相比現(xiàn)有技術(shù)具有以下優(yōu)點(diǎn)：

1.????????實(shí)現(xiàn)對(duì)增量式、絕對(duì)式編碼器信號(hào)的處理，可兼容市場(chǎng)上多種編碼器，可應(yīng)用于對(duì)編碼器有不同需求的伺服控制系統(tǒng)中，提高了伺服驅(qū)動(dòng)系統(tǒng)的適用范圍；

2.?????????本實(shí)用新型使用軟IP核實(shí)現(xiàn)對(duì)編碼器信號(hào)的處理，既可以滿足不同應(yīng)用場(chǎng)合對(duì)編碼器的不同需求，又可以實(shí)現(xiàn)代碼可重用、降低硬件和人力成本的目的。

附圖說(shuō)明

圖1是本實(shí)用新型編碼器接口IP核的結(jié)構(gòu)示意圖。

圖2是本實(shí)用新型編碼器接口IP核在FPGA中的應(yīng)用功能框圖。

圖中，101-?濾波模塊；102-解差分模塊；103-UART模塊；104-FPGA邏輯控制模塊；105-雙口RAM模塊。201-Flash控制器；202-編碼器接口IP核；203-NiosII處理器；204-以太網(wǎng)；205-SDRAM控制器。

具體實(shí)施方式

下面結(jié)合附圖對(duì)本實(shí)用新型進(jìn)行詳細(xì)描述。

如圖1所示，本實(shí)用新型用于伺服控制系統(tǒng)中的編碼器接口IP核，包括：濾波模塊101、UART模塊103、解差分模塊102、FPGA邏輯控制模塊104和雙口RAM模塊105。濾波模塊101的輸入端接該IP核的輸入信號(hào)（即外部編碼器的輸出信號(hào)），濾波模塊101的三組輸出端與解差分模塊102相連、另一組輸出端與UART模塊103相連；解差分模塊102的輸出端和UART模塊103的輸出端分別與FPGA邏輯控制模塊104的輸入端相連，F(xiàn)PGA邏輯控制模塊104的輸出端和雙口RAM模塊105的輸入端相連，雙口RAM105的輸出端即為該IP核的輸出端。

本實(shí)用新型基于上述編碼器接口IP核的對(duì)編碼器信號(hào)進(jìn)行處理的方法，包括以下步驟：

1、???????????????用濾波模塊101的輸入端與外部編碼器相連，外部編碼器可以是增量式或絕對(duì)式編碼器。當(dāng)外部編碼器為增量式，其信號(hào)經(jīng)過(guò)濾波模塊101濾除差分信號(hào)中的干擾，輸出給解差分模塊102；當(dāng)外部編碼器為絕對(duì)式，其信號(hào)經(jīng)濾波模塊101濾去串行數(shù)據(jù)信號(hào)中的干擾，輸出給UART模塊103；

2、???????????????當(dāng)外部編碼器為增量式編碼器時(shí)，用解差分模塊102將濾波后的增量式編碼器的差分信號(hào)轉(zhuǎn)換為單電平信號(hào)，輸出給FPGA邏輯控制模塊104；當(dāng)外部編碼器為絕對(duì)值編碼器時(shí)，用UART模塊103接收濾波后的絕對(duì)式編碼器的串行數(shù)據(jù)信號(hào)，輸出給FPGA邏輯控制模塊104；

3、???????????????FPGA邏輯控制模塊104對(duì)增量式編碼器信號(hào)進(jìn)行鑒向、計(jì)數(shù)、分頻或倍頻等處理，對(duì)絕對(duì)式編碼器信號(hào)進(jìn)行序列控制、分頻或倍頻、波特率發(fā)生等處理，使得編碼器信號(hào)的采集準(zhǔn)確、及時(shí)，并將采集到的信號(hào)輸出到雙口RAM模塊105；