[實用新型]與CMOS邏輯工藝兼容的非揮發(fā)性記憶體陣列

有效

• 申請?zhí)枺?/td>: 201220056677.3
• 申請日: 2012-02-21
• 公開（公告）號: CN202434521U
• 公開（公告）日: 2012-09-12
• 發(fā)明（設(shè)計）人: 方英嬌
• 申請（專利權(quán)）人: 無錫來燕微電子有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115
• 代理公司: 無錫市大為專利商標(biāo)事務(wù)所 32104
• 代理人: 曹祖良

1.一種與CMOS邏輯工藝兼容的非揮發(fā)性記憶體陣列，其特征是：包括由若干記憶體細(xì)胞（200）組成的行記憶體細(xì)胞群組及列記憶體細(xì)胞群組；記憶體細(xì)胞（200）位于所述半導(dǎo)體基板（201）內(nèi)的上部，所述記憶體細(xì)胞（200）包括PMOS訪問晶體管（210）、NMOS編程晶體管（230）及NMOS控制電容（220）；所述PMOS訪問晶體管（210）、NMOS編程晶體管（230）與NMOS控制電容（220）間通過半導(dǎo)體基板（201）內(nèi)的領(lǐng)域介質(zhì)區(qū)域（214）相互隔離；所述記憶體細(xì)胞（200）通過半導(dǎo)體基板（201）內(nèi)的第二N型區(qū)域（203）及所述第二N型區(qū)域（203）上方的第三N型區(qū)域（204）與半導(dǎo)體基板（201）隔離；半導(dǎo)體基板（201）的表面上淀積有柵介質(zhì)層（215），所述柵介質(zhì)層（215）上設(shè)有浮柵電極（216），所述浮柵電極（216）覆蓋并貫穿PMOS訪問晶體管（210）、NMOS編程晶體管（230）及NMOS控制電容（220）上方對應(yīng)的柵介質(zhì)層（215），浮柵電極（216）的兩側(cè)淀積有側(cè)面保護(hù)層（217），所述側(cè)面保護(hù)層（217）覆蓋浮柵電極（216）側(cè)壁；

行記憶體細(xì)胞群組中對應(yīng)NMOS控制電容（220）的NMOS控制電容源極區(qū)（206）、NMOS控制電容漏極區(qū)（209）均與相應(yīng)的導(dǎo)電字線電極WL相連；列記憶體細(xì)胞群組中對應(yīng)NMOS控制電容（220）的第二P型區(qū)域（205）均與導(dǎo)電字線WLPW相連；列記憶體細(xì)胞群組中對應(yīng)PMOS訪問晶體管（210）的PMOS訪問晶體管源極區(qū)（213）均與相應(yīng)的導(dǎo)電位線電極BL，列記憶體細(xì)胞群組中對應(yīng)PMOS訪問晶體管（210）的PMOS訪問晶體管漏極區(qū)（221）均與相應(yīng)的導(dǎo)電位線電極BY相連；列記憶體細(xì)胞群組中對應(yīng)PMOS訪問晶體管（210）的第一N型區(qū)域（202）均與導(dǎo)電位線N阱電極BLNW相連；列記憶體細(xì)胞群組中對應(yīng)NMOS編程晶體管（230）的NMOS編程晶體管源極區(qū)（224）、NMOS編程晶體管漏極區(qū)（227）及第三P型區(qū)域（231）均與相應(yīng)的導(dǎo)電編程線電極P相連，以連接成所需的非揮發(fā)性記憶體陣列。

2.根據(jù)權(quán)利要求1所述的與CMOS邏輯工藝兼容的非揮發(fā)性記憶體陣列，其特征是：所述半導(dǎo)體基板（201）為P型導(dǎo)電類型基板，所述半導(dǎo)體基板（201）的材料包括硅。

3.根據(jù)權(quán)利要求1所述的與CMOS邏輯工藝兼容的非揮發(fā)性記憶體陣列，其特征是：所述柵介質(zhì)層（215）的材料包括二氧化硅。

4.根據(jù)權(quán)利要求1所述的與CMOS邏輯工藝兼容的非揮發(fā)性記憶體陣列，其特征是：所述浮柵電極（216）的包括導(dǎo)電多晶硅。

5.根據(jù)權(quán)利要求1所述的與CMOS邏輯工藝兼容的非揮發(fā)性記憶體陣列，其特征是：所述側(cè)面保護(hù)層（217）為氮化硅或二氧化硅。