[實用新型]一種在LVDS接口通信中數(shù)據(jù)自動同步的裝置

有效

• 申請?zhí)枺?/td>: 201220016476.0
• 申請日: 2012-01-16
• 公開（公告）號: CN202551056U
• 公開（公告）日: 2012-11-21
• 發(fā)明（設(shè)計）人: 劉升;羅韡;張偉
• 申請（專利權(quán)）人: 西安奇維科技股份有限公司
• 主分類號: H04L7/08
• 分類號: H04L7/08
• 代理公司: 西安吉盛專利代理有限責(zé)任公司 61108
• 代理人: 潘憲曾

技術(shù)領(lǐng)域

本實用新型涉及一種接口通信中數(shù)據(jù)自動同步的裝置，具體涉及一種在LVDS接口通信中數(shù)據(jù)自動同步的裝置。

背景技術(shù)

設(shè)備與設(shè)備之間通信通常使用以下幾種接口：RS232，RS485，IIC?和?并行接口等。而以上幾種接口都由于其速度比較慢，不適用在高速數(shù)據(jù)傳輸中。LVDS即低壓差分信號傳輸，是一種滿足當(dāng)今高薪能數(shù)據(jù)傳輸應(yīng)用的新型技術(shù)。使用LVDS技術(shù)的產(chǎn)品數(shù)據(jù)速率可以從幾百Mbps到2Gbps。

Xilinx公司FPGA的IOB模塊支持LVDS接口，使用其提供的IODELAY模塊、ISERDES模塊和OSERDES模塊可以很方便的開發(fā)擁有LVDS接口的設(shè)備。但由于其串行數(shù)據(jù)是連續(xù)不間斷的發(fā)送，故在接收方需要調(diào)整DELAY延時時間，以找到數(shù)據(jù)的邊界位置，否則數(shù)據(jù)就會錯位。一般操作方法是添入一個固定的延時時間值，然后發(fā)送數(shù)據(jù)，看結(jié)果對不對，如果不對則改變延時時間。這樣的做法會耗費大量的調(diào)試時間，效率差。

發(fā)明內(nèi)容

本實用新型的目的在于提供了一種在LVDS接口通信中數(shù)據(jù)自動同步的裝置，其能自動校準(zhǔn)數(shù)據(jù)邊界，高效使用本方法，節(jié)約了手動逐個調(diào)試的時間。

本實用新型的技術(shù)解決方案為：一種在LVDS接口通信中數(shù)據(jù)自動同步的裝置，其特殊之處在于：包括與FPGA邏輯控制連接的主接收器和從接收器，所述FPGA邏輯控制還包括用于調(diào)整數(shù)據(jù)動態(tài)延時的IODELAY和用于校準(zhǔn)數(shù)據(jù)邊界的ISERDES；所述主接收器和從接收器均有各自的LVDS數(shù)據(jù)線。

一種在LVDS接口通信中數(shù)據(jù)自動同步的方法，其特殊之處在于，該方法包括：

1】使用IODELAY里的Inc信號，用于調(diào)整數(shù)據(jù)動態(tài)延時；

2】使用ISERDES里的Bitslip信號，用于校準(zhǔn)數(shù)據(jù)邊界；

3】使用同步關(guān)鍵字加同步幀的組合，判斷同步LVDS數(shù)據(jù)。

上述在LVDS接口通信中數(shù)據(jù)自動同步的方法，其特殊之處在于，該方法具體包括：

1]上電后，由從接收器延時一段時間后將同步信號置為有效，告訴主接收器開始進行數(shù)據(jù)同步操作，主接收器檢測到從接收器的同步信號有效后，將自己的同步信號置為有效；（注：由于從接收器的接收時鐘是由主接收器給出了的，所有由從接收器發(fā)起信號同步）

2]雙方各自檢測到對方的同步信號有效后，各自在自己的LVDS數(shù)據(jù)線上將一組同步數(shù)據(jù)循環(huán)發(fā)出；

3]從接收器將接收的數(shù)據(jù)與同步關(guān)鍵字相比較，如果相等則進行第5]步驟，否則進行第4]步驟。主接收器亦相同；

4]如果進入第4步驟是8的倍數(shù)（這里假設(shè)一對LVDS線路轉(zhuǎn)換成8bit并行數(shù)據(jù)）則產(chǎn)生一個INC脈沖，否則產(chǎn)生一個BITSLIP脈沖；并延時幾個時鐘周期回到步驟3]；

5]連續(xù)檢測8個數(shù)據(jù)是否都是同步關(guān)鍵字，如果都是，則進行步驟6]，否則進行步驟4]；

6]檢測一個數(shù)據(jù)，判斷其是否是同步包頭，如果是，則進行步驟7]；如果不是，且沒有超時，則繼續(xù)檢測；如果超時則進行步驟4]；

7]連續(xù)檢測緊跟的數(shù)據(jù)是否都符合同步幀結(jié)構(gòu)里的數(shù)據(jù)，如果全部正確，則將同步信號置為無效，進行步驟8]；如果有一個不正確則進入步驟4]。

8]等待對方的同步信號無效后，停止發(fā)送同步數(shù)據(jù)，將正常數(shù)據(jù)接入，完成LVDS同步操作。

本實用新型的優(yōu)勢為：

1、上電自檢測，免去人為調(diào)試，節(jié)約時間；

2、檢測多個字節(jié)，準(zhǔn)確調(diào)整邊界位置，避免偽邊界現(xiàn)象。

附圖說明

圖1為本實用新型實現(xiàn)設(shè)備結(jié)構(gòu)連接示意圖；

圖2為本實用新型操作步驟示意圖；

圖3為本實用新型操作步驟示意圖；

圖4為本實用新型同步的數(shù)據(jù)格式。

具體實施方式

在結(jié)構(gòu)上，LVDS接收器采用兩個IODELAY和兩個ISERDES，參見圖1，由MASTER和SLAVE分別控制高4位和低4位的數(shù)據(jù)拼接。用Biltslip調(diào)整數(shù)據(jù)的邊界，用Inc調(diào)整數(shù)據(jù)的延時。

具體操作步驟，參見圖2,圖3：

1、上電后，由從接收器延時一段時間后將同步信號置為有效，告訴主接收器開始進行數(shù)據(jù)同步操作，主接收器檢測到從接收器的同步信號有效后，將自己的同步信號置為有效；（注：由于從接收器的接收時鐘是由主接收器給出了的，所有由從接收器發(fā)起信號同步）

2、雙方各自檢測到對方的同步信號有效后，各自在自己的LVDS數(shù)據(jù)線上將一組同步數(shù)據(jù)循環(huán)發(fā)出，數(shù)據(jù)格式參見圖4；