[發明專利]用于單元間干擾消除的系統和方法

有效

• 申請號: 201210599259.3
• 申請日: 2012-12-17
• 公開（公告）號: CN103226974B
• 公開（公告）日: 2018-08-10
• 發明（設計）人: S·K·奇拉帕加里;陳振鋼;G·伯德
• 申請（專利權）人: 馬維爾國際貿易有限公司
• 主分類號: G11C16/06
• 分類號: G11C16/06
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 酆迅;辛鳴

本發明各實施方式總體上涉及單元間干擾消除。具體地，涉及一種方法，包括選擇沿著存儲器陣列的第一位線和第一字線定位的第一存儲器單元。該方法進一步包括選擇沿著(i)第一字線、(ii)臨近于第一字線的第二字線或(iii)臨近于第一位線的第二位線定位的第二存儲器單元。基于編程存儲器單元的預定序列選擇第二存儲器單元的位置。該方法進一步包括在第一存儲器單元中寫入數據，隨后在第二存儲器單元中寫入數據和讀取第一存儲器單元和第二存儲器單元。該方法進一步包括檢測引起對第一存儲器單元的干擾的第二存儲器的一個或多個狀態。

相關申請的交叉引用

本申請要求2011年12月15日提交的美國臨時申請第61/576,291號的權益。以上引用的申請的全部公開內容通過引用結合于此。

技術領域

本公開內容總體上涉及半導體存儲器，并且更具體地涉及閃存中的干擾消除。

背景技術

這里提供的背景描述是為了總體上呈現本公開內容的上下文的目的。本發明人的工作在這一背景技術部分中描述的該工作的程度上以及該描述的可以在提交時未另外限定為現有技術的方面既未被明示地也未被暗示地承認為相對于本公開內容的現有技術。

存儲器集成電路(IC)包括存儲器陣列。存儲器陣列包括以行和列排列的存儲器單元。存儲器單元可包括易失性存儲器或非易失性存儲器的單元。當電力從存儲器單元移除時，易失性存儲器丟失存儲在存儲器單元中的數據。當電力從存儲器單元移除時，非易失性存儲器維持存儲在存儲器單元中的數據。

在存儲器陣列的列和行中的存儲器單元通過選擇行的字線(WL)和選擇列的位線(BL)來尋址。存儲器IC包括在讀取/寫入(R/W)和擦除/編程(EP)操作期間分別選擇WL和BL的WL解碼器和BL解碼器。

在圖1中，存儲器IC 10包括存儲器陣列12、WL解碼器16、BL解碼器18和控制模塊19。存儲器陣列12包括如所示的以行和列排列的存儲器單元14。WL解碼器16和BL解碼器18依賴于在R/W和EP操作期間選擇的存儲器單元14的地址分別選擇WL和BL。

控制模塊19接收來自主機(未示出)的命令(例如，讀取、寫入、擦除、編程等)。控制模塊19在所選擇的存儲器單元14中讀取和寫入數據。附加地，當存儲器單元14包括諸如閃存的非易失性存儲器的單元時，控制模塊19擦除和編程所選擇的存儲器單元14(例如，在一個或多個塊或頁中)。

僅為舉例，存儲器單元14可包括NAND或NOR閃存的單元。每個存儲器單元14可被編程以存儲N個二進制數字(比特)的信息，其中N是大于或等于1的整數。因此，每個存儲器單元14可具有2^N個狀態。為了每個單元存儲N個比特，每個存儲器單元14可包括具有2^N個可編程閾值電壓(以下為閾值電壓)的晶體管。晶體管的2^N個閾值電壓分別代表存儲器單元14的2^N個狀態。

在圖2中，存儲器單元14-i可以包括具有閾值電壓V_T的晶體管50。晶體管50可以包括浮置柵極G(以下為柵極G)、源極S和漏極D。寫入操作期間存儲在柵極G中的電荷的數量確定閾值電壓V_T的值和存儲器單元14-i的狀態。

僅為舉例，晶體管50可以具有依賴于存儲在柵極G中的電荷的數量的兩個可編程閾值電壓V_T1和V_T2。當存儲在柵極G中的電荷的數量是Q1時，晶體管50的閾值電壓是V_T1。當存儲在柵極G中的電荷的數量是Q2時，晶體管50的閾值電壓是V_T2。依賴于存儲在柵極G中的電荷的數量，具有大于或等于V_T1或V_T2的值的柵極電壓(即V_GS)可導通晶體管50(即生成預定的漏極電流)。