[發明專利]混合信號IP核原型設計系統

無效

• 申請號: 201210597853.9
• 申請日: 2012-10-15
• 公開（公告）號: CN103729490A
• 公開（公告）日: 2014-04-16
• 發明（設計）人: 白海峰;郭胤;何學文;吳崑;張磊;章沙雁
• 申請（專利權）人: 飛思卡爾半導體公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 秦晨

背景技術

本發明涉及集成電路設計，且更特別地，涉及用于原型設計同時包括模擬和數字電路的集成電路的系統。

在電子設計中，混合信號集成電路(IC)是同時具有形成在單個半導體管芯(die)上的模擬和數字電路的IC。分離的模擬和/或數字電路可以一個或更多的知識產權(IP)核的形式提供，也稱為IP塊或簡單IPs，它們是預先設計的可再使用的例如邏輯、單元或芯片布局設計的單元。單個的IP塊可僅為數字的、僅為模擬的或為同時包括模擬和數字部分的混合信號。

混合信號技術使得可設計和制造片上系統(SoC)ICs，如其名稱所表現出的，其可在單個半導體封裝中或甚至在單個半導體管芯上提供完整的處理系統。

對于設計、制造、測試和使用(即開發與專用SoC一起使用的軟件)中，混合信號ICs可能是復雜的，且在IC設計領域中有相當新的進展，因此在開始大規模制造之前的驗證設計或開發軟件以控制和使用完全的混合信號SoC中有助于IC設計者/開發者的工具是有限的。

附圖說明

參照附圖，僅通過實例描述本發明的進一步的細節、方面和實施方式。在附圖中，相似的參考標記用于識別相似或功能類似的元件。圖中的元件為了簡化和清楚地示出且不必按比例繪制。

圖1示出根據本發明的一個示例型實施方式的混合信號集成電路的原型設計的方法的實例。

圖2原理性地示出片上混合信號系統集成電路結構的實例。

圖3以更具體的方式原理性地示出圖1的混合信號部分。

圖4示出提供的混合信號集成電路的混合信號部分如何可由分立的模擬和數字構件形成的更具體的實例。

圖5示出可替換的數字IP部分和接口結構如何可復用以及其第一選擇的實例。

圖6示出空白FPGA中未定義的管腳引出如何可轉換成適于編程的FPGA中的不同數字IP/接口結構的一組管腳引出實例。

圖7示出來自圖7的適于編程的FPGA如何可連接至具有不同AIPIP核的多種情形的單個外部模擬IP測試芯片的實例。

圖8示出單核數字IP部分如何可從多個子部分形成出來、在例如FPGAs的多個可再編程邏輯ICs上實現的實例。

具體實施方式

本發明提供如所附的權利要求所述的一種原型設計混合信號集成電路的方法和原型設計混合信號集成電路的系統。本發明特定的實施方式在從屬權利要求中給出。參照下文中描述的實施方式，本發明的這些和其它方面將變得清楚并被闡明。

示出的本發明的實施方式大多可使用本領域技術人員公知的電子構件和電路實施。因此，不會以任何超出本發明的相關概念的了解和理解之外的程度對細節進行闡釋，以不會從本發明的教導產生混淆和模糊。

由于當前可得的預硅設計模型和模擬混合信號(AMS)驗證工具的受限的范圍、精度和規模，嵌入在例如SoC芯片中的混合信號知識產權(IP)核/塊處在較高的風險。

此外，對于混合信號集成電路，特別是在獨立模擬IP測試芯片中，缺少可重構和可完全達到的功能性輸入/輸出(I/O)接口測試性，且通常缺少準備和產生適合的操作系統或其它計算機程序以控制或利用混合信號集成電路的最終大規模制造形式所需的整體混合信號集成電路應用可見度。而且，在例如具有嵌入式混合信號IPs的SoC芯片的混合信號集成電路中失效的調試通常非常耗時并具有低的可觀測性，且與混合信號硅的修訂有關的成本高得多。

因此，此處描述的實例提供一種混合信號集成電路原型設計系統以測試現實客戶應用環境中的混合信號IP(包括相關的硬件和/或軟件)，從而在實際獲取混合信號集成電路(例如SoC)最終的大規模制造版本之前，可進行任何有關的由SoC驅動的操作系統或客戶應用的開發。因此，使用這一系統，可在獲取硅芯片之前測試混合信號IP的功能和開發相關的軟件，以由此減少用于與混合信號IP有關的測試和軟件開發的制造循環時間。

而且，測試結果可較快獲取，且因此在特定的SoC物理產品設計定型之前，如果需要，可對設計進行改變。同樣，該原型設計系統也可在大規模制造之前用于測試/驗證混合信號集成系統本身的最終設計。因此，實例提供了減少用來提供最終的混合信號集成電路本身和相關的軟件所花費的時間的手段。

下面，將通過片上系統(SoC)的內容描述一種原型設計實例型混合信號集成電路的方法，但本發明不限于此，而是可應用于任意的混合信號集成電路。