[發(fā)明專利]一種實現(xiàn)8051擴展指令的電路

無效

• 申請?zhí)枺?/td>: 201210593008.4
• 申請日: 2012-12-31
• 公開（公告）號: CN103092569A
• 公開（公告）日: 2013-05-08
• 發(fā)明（設計）人: 吳歌
• 申請（專利權(quán)）人: 中國電子科技集團公司第十五研究所
• 主分類號: G06F9/30
• 分類號: G06F9/30
• 代理公司: 北京理工大學專利中心 11120
• 代理人: 楊志兵;高燕燕

技術(shù)領域

本發(fā)明涉及8051設計，尤其涉及一種實現(xiàn)8051擴展指令的電路。

背景技術(shù)

傳統(tǒng)8051CPU采用ROM做程序存儲區(qū)，因其不能擦寫，所以沒有更新程序的需求。目前，已經(jīng)出現(xiàn)了采用如FLASH等可擦寫技術(shù)實現(xiàn)的8051程序存儲區(qū)，如果能夠更新FLASH中的程序，將會使得基于標準8051CPU的SOC系統(tǒng)開發(fā)更加靈活。但是傳統(tǒng)8051的編譯指令中是沒有這個功能的。

發(fā)明內(nèi)容

有鑒于此，本發(fā)明提供了一種實現(xiàn)8051擴展指令的電路，能夠?qū)崿F(xiàn)對可擦寫程序存儲區(qū)的更新，使得基于標準8051CPU的SOC系統(tǒng)開發(fā)更加靈活。

為了解決上述技術(shù)問題，本發(fā)明是這樣實現(xiàn)的：

一種實現(xiàn)8051擴展指令的電路，該電路設置在8051CPU中，用于將CPU的A累加器中的數(shù)據(jù)放到DPTR寄存器指向的程序存儲器中；該電路包括：數(shù)據(jù)讀取電路U1、指令讀取電路U2、二選一電路U3、計數(shù)器U4、譯碼電路U5~U7、比較電路U8~U11、A累加器、DPTR寄存器、加法器U15、寫地址使能電路U15；

數(shù)據(jù)讀取電路U1的輸入端連接CPU的其他電路，輸出端連接A累加器的輸入端，用于將待操作字節(jié)讀入A累加器的輸入端；A累加器的輸出端連接程序存儲器的數(shù)據(jù)線；

指令讀取電路U2的輸入端連接CPU內(nèi)部的指令存儲器，輸出端連接譯碼電路U5、U6和U7的指令輸入端，用于將指令讀入三個譯碼電路；

二選一電路U3的第一輸入端連接CPU內(nèi)部的地址管理模塊，從中獲取DPTR的值，第二輸入端連接加法器U14的輸出端，輸出端連接DPTR寄存器U13的輸入端，DPTR寄存器U13的輸出端連接程序存儲器的寫地址線，同時連接加法器U14的輸入端；二選一電路U3具有選通端，在選通端置1時，二選一電路U3輸出第二輸入端的數(shù)據(jù)，在選通端置0時，輸出第一輸入端的數(shù)據(jù)；

三個譯碼電路均在輸入使能有效時，識別指令輸入端上的數(shù)據(jù)是否為A5，如果是則輸出使能信號；譯碼電路U5的使能信號輸出端連接到A累加器的使能端；譯碼電路U6的使能信號輸出端連接到DPRT寄存器的使能端；譯碼電路U7的使能信號輸出端連接到計數(shù)器U4的啟動端；

計數(shù)器U4被啟動后，從0開始加1計數(shù)到3停止，其計數(shù)值輸出端連接比較電路U8、U9、U10和U11的第一比較值輸入端，比較電路U8、U9、U10、U11的第二比較值輸入端分別接入固定值0、1、2、3，比較電路用于當兩個比較值輸入端的數(shù)據(jù)相同時，輸出使能信號；

比較電路U8的輸出端連接譯碼電路U5的使能端，比較電路U9的輸出端連接譯碼電路U6的使能端，比較電路U10的輸出端連接加法器U14的使能端和二選一電路U3的選通端，比較電路U11的輸出端連接寫地址使能電路U15的輸入端；

加法器U14為加1加法器，當輸入使能有效時，將輸入端上的地址加1；

寫地址使能電路U15的輸出端連接程序存儲器的寫使能端，在輸入使能有效時，向程序存儲器的寫使能端輸出使能信號。

本發(fā)明的工作原理為：數(shù)據(jù)讀取電路將一個待操作字節(jié)讀入A累加器；二選一電路將地址讀入DPTR寄存器；指令讀取電路將指令送入三個譯碼電路U5~U7進行譯碼；譯碼電路檢測到A5代碼后，U5準備好使能A累加器，U6準備好使能DPTR，U7發(fā)出使能信號使得計數(shù)器開始從0計數(shù)到3。通過比較電路U8~U11使得分別在計數(shù)值X等于0/1/2/3時，產(chǎn)生使能信號。當X=0時，A累加器的數(shù)據(jù)載入程序存儲器的數(shù)據(jù)線，X=1時，DPTR寄存器的地址載入程序存儲器的地址線，并輸入加法器等待更新；X=2時，加法器對地址更新同時存儲到DPTR寄存器中；X=3時向程序存儲器輸出寫使能信號。

有益效果：

本發(fā)明針對傳統(tǒng)8051沒有使用的A5指令集，設計了CPU內(nèi)部電路，能夠?qū)崿F(xiàn)對可擦寫程序存儲區(qū)的更新，使得基于標準8051CPU的SOC系統(tǒng)開發(fā)更加靈活。

附圖說明

圖1為本發(fā)明實現(xiàn)8051擴展指令的電路圖。

具體實施方式

下面結(jié)合附圖并舉實施例，對本發(fā)明進行詳細描述。

標準8051公用111類、255個匯編指令，而A5是沒有使用的指令，一般編譯器也不具備編譯A5這條指令的功能，本發(fā)明通過對CPU內(nèi)部電路的修改，使得A5指令被利用于對程序存儲區(qū)的更新。