[發明專利]基于相同FPGA乘法器資源實現的任意抽取數字下變頻方法

有效

• 申請號: 201210590839.6
• 申請日: 2012-12-28
• 公開（公告）號: CN103078592A
• 公開（公告）日: 2013-05-01
• 發明（設計）人: 袁子喬;劉翔;王輝輝
• 申請（專利權）人: 西安電子工程研究所
• 主分類號: H03D7/00
• 分類號: H03D7/00
• 代理公司: 西北工業大學專利中心 61204
• 代理人: 王鮮凱

1.一種基于相同FPGA乘法器資源實現的任意抽取數字下變頻方法，其特征在于步驟如下：

步驟1：將XMHz數據率的數據與數字本振產生的正弦相乘得到混頻后的數據I_mix(0)，與數字本振產生的余弦數據相乘得到混頻后的Q_mix(0)；

步驟2：采用移位寄存器對數據I_mix(0)進行N個XMHz時鐘周期的延時，得到I_mix(1N)；所述N為抽取率；

采用移位寄存器對數據I_mix(1N)進行N個XMHz時鐘周期的延時，得到I_mix(2N),采用同樣的方法分別得到I_mix(3N)、I_mix(4N)、I_mix(5N)、I_mix(6N)、I_mix(7N)、I_mix(8N)、I_mix(9N)、I_mix(10N)；

所述N為抽取率；

步驟3：使用可變延時的移位寄存器，以輸入的I_mix(9N)數據中的N個數據為一組，奇數組與相鄰的偶數組相互交換，得到輸出數據I_mix(11N)；

步驟4：采用移位寄存器對數據I_mix(11N)進行N個XMHz時鐘周期的延時，得到I_mix(12N),采用同樣的方法分別得到I_mix(13N)、I_mix(14N)、I_mix(15N)、I_mix(16N)、I_mix(17N)、I_mix(18N)、I_mix(19N)、I_mix(20N)；

步驟5：產生系數對稱的20N階抽取濾波器權系數，將其中系數的第1～2N存在只讀存儲器ROM1中、系數的第2N+1～4N存在只讀存儲器ROM2中、系數的第4N+1～6N存在只讀存儲器ROM3中、系數的第6N+1～8N存在只讀存儲器ROM4中、系數的第8N+1～10N存在只讀存儲器ROM5中；

步驟6：以兩倍速率時鐘2XMHz為時鐘，以復位信號sclr上升沿為起始，同步計數產生數據選擇信號sel信號、flag信號以及濾波器系數讀地址raddr；

當sel信號為0時，I_2x(1N)等于I_mix(1N)、I_2x(1N)等于I_mix(3N)、I_2x(3N)等于I_mix(5N)、I_2x(4N)等于I_mix(7N)、I_2x(5N)等于I_mix(9N)、I_2x(6N)等于I_mix(11N)、I_2x(7N)等于I_mix(13N)、I_2x(8N)等于I_mix(15N)、I_2x(9N)等于I_mix(17N)、I_2x(10N)等于I_mix(19N)；

當sel信號為1時，I_2x(1N)等于I_mix(2N)、I_2x(1N)等于I_mix(4N)、I_2x(3N)等于I_mix(6N)、I_2x(4N)等于I_mix(8N)、I_2x(5N)等于I_mix(10N)、I_2x(6N)等于I_mix(12N)、I_2x(7N)等于I_mix(14N)、I_2x(8N)等于I_mix(16N)、I_2x(9N)等于I_mix(18N)、I_2x(10N)等于I_mix(20N)；

步驟7：

將I_2x(1N)、I_2x(10N)送給乘法器模塊1的A和D端，I_2x(1N)對應的濾波器系數送給乘法器模塊1的B端；所述的乘法器模塊1為實現（A+D）×B以及（A+D）×B＋P運算的乘法器模塊；所述濾波器系數根據濾波器系數讀地址raddr從只讀存儲器ROM1中讀出，flag為1時進行（A+D）×B運算，flag為0時進行（A+D）×B＋P；

將I_2x(2N)、I_2x(9N)送給乘法器模塊2的A和D端，I_2x(2N)對應的濾波器系數送給乘法器模塊2的B端；所述的乘法器模塊2為實現（A+D）×B以及（A+D）×B＋P運算的乘法器模塊；所述濾波器系數根據濾波器系數讀地址raddr從只讀存儲器ROM2中讀出，flag為1時進行（A+D）×B運算，flag為0時進行（A+D）×B＋P；

將I_2x(3N)、I_2x(8N)送給乘法器模塊3的A和D端，I_2x(3N)對應的濾波器系數送給乘法器模塊3的B端；所述的乘法器模塊3為實現（A+D）×B以及（A+D）×B＋P運算的乘法器模塊；所述濾波器系數根據濾波器系數讀地址raddr從只讀存儲器ROM3中讀出，flag為1時進行（A+D）×B運算，flag為0時進行（A+D）×B＋P；

將I_2x(4N)、I_2x(7N)送給乘法器模塊4的A和D端，I_2x(4N)對應的濾波器系數送給乘法器模塊4的B端；所述的乘法器模塊4為實現（A+D）×B以及（A+D）×B＋P運算的乘法器模塊；所述濾波器系數根據濾波器系數讀地址raddr從只讀存儲器ROM4中讀出，flag為1時進行（A+D）×B運算，flag為0時進行（A+D）×B＋P；

將I_2x(5N)、I_2x(6N)送給乘法器模塊5的A和D端，I_2x(5N)對應的濾波器系數送給乘法器模塊5的B端；所述的乘法器模塊5為實現（A+D）×B以及（A+D）×B＋P運算的乘法器模塊；所述濾波器系數根據濾波器系數讀地址raddr從只讀存儲器ROM5中讀出，flag為1時進行（A+D）×B運算，flag為0時進行（A+D）×B＋P；

步驟8：將flag信號產生時延時N個周期得到有效信號fir_v，當fir_v為1時，將五個乘法器的輸出數據P1、P2、P3、P4和P5進行求和得到任意抽取的DDC的I路輸出；

以Q_mix(0)數據替換I_mix(0)，按照步驟2~步驟8的處理方法，得到任意抽取的DDC的Q路輸出。