[發明專利]一種針對掃描測試中移位功耗的優化方法

有效

• 申請號: 201210590052.X
• 申請日: 2012-12-29
• 公開（公告）號: CN103076559A
• 公開（公告）日: 2013-05-01
• 發明（設計）人: 蔡志匡;單偉偉;劉婷婷;袁強強;劉新寧;楊軍
• 申請（專利權）人: 東南大學
• 主分類號: G01R31/3185
• 分類號: G01R31/3185
• 代理公司: 南京天翼專利代理有限責任公司 32112
• 代理人: 王鵬翔;朱戈勝

技術領域

本發明屬于芯片低功耗測試技術領域，具體涉及一種針對掃描測試中移位功耗的優化方法。

背景技術

隨著集成電路物理尺寸的不斷縮小和電壓門限的不斷降低，功耗和性能、面積一起，成為系統芯片設計最重要的設計指標。在最近十年中，基于算法、架構和電路的低功耗設計已經引起很大的重視，芯片設計者越來越多地采用低功耗設計來應對越來越艱巨的功耗挑戰。雖然低功耗設計方法可以解決復雜數字系統設計中出現的功耗問題，但對于測試模式下的功耗問題，這些方法并不具有很好的效果。研究表明大規模集成電路在測試模式下的功耗可能達到其在正常模式下功耗的兩倍以上。

為了降低不斷升高的測試功耗，業界首先使用了以下一些相對簡單的辦法來降低測試功耗：降低測試時鐘的頻率。降低測試時鐘頻率雖然可以明顯降低測試功耗，但這種方案一方面會延長測試時間，增加了測試成本；另一方面無法檢測到全速測試模式下才能檢測到的時延故障，降低了測試覆蓋率。制定相應的測試策略來對芯片進行分塊測試。與降低測試時鐘頻率相類似，這種方法也會延長測試時間。而且這種分塊測試的方法需要對電路設計進行修改，比如增加多路選擇器進行多個分塊信號間的選擇，從而導致測試設計復雜度的增加。

隨著全速測試的普及，降低芯片測試頻率等方法已經不可行，必須采用新的低功耗測試技術。

發明內容

本發明的目的在于提出一種針對掃描測試中移位功耗的優化方法，該方法可以大幅度減少測試過程中的移位功耗，同時不會增加測試時間，也不會影響測試覆蓋率，不需要測試設計流程的改變，而且容易實現。

為了實現以上目的，本發明所采用的技術方案是：

一種針對掃描測試中移位功耗的優化方法，其特征在于，包括以下步驟：

（1）生成帶掃描鏈的網表；

（2）結合生成的帶掃描鏈的網表，進行芯片版圖設計；

（3）在完成芯片版圖設計后，將帶掃描結構的門級網表、工藝庫、時序約束文件和測試協議讀入自動測試向量生成工具，進行可測試性設計規則檢查，然后生成測試向量；

（4）生成測試向量后，進行芯片門級仿真驗證測試向量的正確性，得到電路中掃描單元輸出所連接的組合邏輯單元的翻轉信息，保存到值變轉存儲文件中；

（5）將值變轉存儲文件、包含功耗信息的工藝庫文件、連線寄生參數文件和時序約束文件讀入到功耗評估工具中，進行功耗信息提取；如果功耗評估結果滿足設計要求，那么重新進行物理設計；如果功耗評估結果不滿足設計要求，則進行步驟（6），即功耗敏感單元提取；

（6）在步驟（4）基礎之上，計算電路中所有掃描單元的翻轉率變化量的值，提取電路中數目達到目標要求的功耗敏感單元；

（7）在步驟（6）的基礎之上，在提取出的功耗敏感單元的輸出端，采用常值法插入測試邏輯，將掃描單元的輸出鎖定為常值；在掃描單元輸出端和該輸出端所驅動的組合邏輯之間插入與非門或者是或門，將掃描單元的輸出邏輯值鎖定成常值0或1；

（8）在步驟（7）的基礎之上，利用DFT?Compiler工具進行邏輯綜合，得到插入測試邏輯后的網表；

（9）不斷循環進行步驟（3）、（4）、（5）、（6）、（7）、（8），直到使芯片的掃描測試的移位功耗滿足設計要求。

所述步驟（6）中，計算電路中所有掃描單元的翻轉率變化量的值的具體步驟如下：

（6.1）掃描單元翻轉率TR=Σi=1NKn*TPi---(1)]]>

其中TP_i指電路內部節點的翻轉率，TP_i＝P_i(0)*P_i(1)，P_i(0)和P_i(1)分別為信號線i置0概率和置1的概率，N為電路中信號線總數量，系數K_n為第n個邏輯門的功耗權重；