[發明專利]加載處理電路、方法和系統

有效

• 申請號: 201210587299.6
• 申請日: 2012-12-28
• 公開（公告）號: CN103077051A
• 公開（公告）日: 2013-05-01
• 發明（設計）人: 梅優良
• 申請（專利權）人: 華為技術有限公司
• 主分類號: G06F9/445
• 分類號: G06F9/445
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 譚磊

1.一種加載處理電路，其特征在于，還包括：

通道選擇模塊，分別與控制器，JTAG從節點和存儲設備相連接，用于在所述JTAG從節點中的低電平有效TRST接口輸出的復位信號為低電平時，將所述控制器與所述存儲設備相連接；

時序轉換模塊，分別與所述JTAG從節點和所述通道選擇模塊相連接，用于對所述JTAG從節點中的TMS接口輸出的TMS信號進行時序轉換處理，獲取時序轉換處理后的TMS信號，其中，所述時序轉換處理后的TMS信號的時序與所述存儲設備的低電平有效CS接口對應的信號的時序相同；

所述通道選擇模塊，還用于在所述復位信號為高電平時，斷開所述控制器與所述存儲設備之間的連接，并將所述JTAG從節點中的TDI接口相應的TDI信號、所述JTAG從節點中的TCK接口相應的TCK信號和所述時序轉換處理后的TMS信號分別輸入給所述存儲設備的SI接口、SCK接口和低電平有效CS接口，以供所述存儲設備根據TDI信號、TCK信號和所述時序轉換處理后的TMS信號進行加載處理。

2.根據權利要求1所述的電路，其特征在于，所述通道選擇模塊包括：

第一MUX，所述第一MUX的第一數據輸入端與所述控制器的SCLK接口相連接，所述第一MUX的第二數據輸入端與所述JTAG從節點的TCK接口相連接，所述第一MUX的輸出端與所述存儲設備的SCK接口相連接，用于實現在所述復位信號為低電平時，選擇第一MUX的第一數據輸入端與所述存儲設備的SCK接口對應連接；當所述復位信號為高電平時，選擇第一MUX的第二數據輸入端與所述存儲設備的SCK接口對應連接；

第二MUX，所述第二MUX的第一數據輸入端與所述控制器的MOSI接口相連接，所述第二MUX的第二數據輸入端與所述JTAG從節點的TDI接口相連接，所述第二MUX的輸出端與所述存儲設備的SI接口相連接，用于實現在所述復位信號為低電平時，選擇第二MUX的第一數據輸入端與所述存儲設備的SI接口對應連接；當所述復位信號為高電平時，選擇第二MUX的第二數據輸入端與所述存儲設備的SI接口對應連接；

第三MUX，所述第三MUX的第一數據輸入端與所述控制器的低電平有效SS接口相連接，所述第三MUX的第二數據輸入端與或門的輸出端相連接，所述第三MUX的輸出端與所述存儲設備的低電平有效CS接口相連接，用于實現在所述復位信號為低電平時，選擇第三MUX的第一數據輸入端與所述存儲設備的低電平有效CS接口對應連接；當所述復位信號為高電平時，選擇第三MUX的第二數據輸入端與所述存儲設備的低電平有效CS接口對應連接。

3.根據權利要求2所述的電路，其特征在于，所述時序轉換模塊包括：

第一D觸發器，所述第一D觸發器的D輸入端與所述TMS接口相連接，用于根據所述TCK接口輸出的TCK信號對所述TMS接口輸出的TMS信號進行時序轉換處理，獲取第一TMS信號，并將所述第一TMS信號輸出；

第二D觸發器，所述第二D觸發器的D輸入端與所述第一D觸發器的Q輸出端相連接，用于接收所述第一D觸發器的Q輸出端輸出的所述第一TMS信號，獲取所述第二D觸發器的Q輸出端輸出的第二TMS信號，所述第二TMS信號為所述第二D觸發器根據所述TCK接口輸出的TCK信號對所述第一TMS信號進行時序轉換處理后的信號；

第三D觸發器，所述第三D觸發器的D輸入端與所述第二D觸發器的Q輸出端相連接，用于接收所述第二D觸發器的Q輸出端輸出的所述第二TMS信號，獲取所述第三D觸發器的Q輸出端輸出的第三TMS信號，所述第三TMS信號為所述第三D觸發器根據所述TCK接口輸出的TCK信號對所述第二TMS信號進行時序轉換處理后的信號；

所述或門，分別與所述第二D觸發器的Q輸出端、所述第三D觸發器的Q輸出端和所述第三MUX相連接，用于對所述第二TMS信號和所述第三TMS信號進行相或處理，獲取相或處理后的TMS信號。

4.根據權利要求2所述的電路，其特征在于，所述加載處理電路為CPLD。