[發(fā)明專利]非易失性記憶體結(jié)構(gòu)

有效

• 申請?zhí)枺?/td>: 201210581149.4
• 申請日: 2012-12-27
• 公開（公告）號: CN103904079A
• 公開（公告）日: 2014-07-02
• 發(fā)明（設(shè)計(jì)）人: 鄭致杰
• 申請（專利權(quán)）人: 旺宏電子股份有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115
• 代理公司: 北京中原華和知識產(chǎn)權(quán)代理有限責(zé)任公司 11019
• 代理人: 壽寧;張華輝

技術(shù)領(lǐng)域

本發(fā)明涉及一種記憶體結(jié)構(gòu)及其制造方法，特別是涉及一種非易失性記憶體結(jié)構(gòu)及其制造方法。

背景技術(shù)

記憶體為設(shè)計(jì)來儲存資訊或資料的半導(dǎo)體元件。當(dāng)電腦微處理器的功能變得越來越強(qiáng)，軟件所進(jìn)行的程序與運(yùn)算也隨之增加。因此，記憶體的容量需求也就越來越高。在各式的記憶體產(chǎn)品中，非易失性記憶體允許多次的資料程序化、讀取及擦除操作，且其中儲存的資料即使在記憶體被斷電后仍可以保存。基于上述優(yōu)點(diǎn)，可電擦除可程序化只讀記憶體已成為個(gè)人電腦和電子設(shè)備所廣泛采用的一種記憶體。

傳統(tǒng)的非易失性記憶體以摻雜多晶硅制作浮置柵極（floating?gate）與控制柵極（control?gate）。當(dāng)記憶體進(jìn)行程序化（program）時(shí)，注入浮置柵極的電子會均勻分布于整個(gè)多晶硅浮置柵極之中。然而，當(dāng)多晶硅浮置柵極下方的穿隧氧化層有缺陷存在時(shí)，就容易造成元件的漏電流，影響元件的可靠度。

因此，為了解決非易失性記憶體漏電流的問題，目前習(xí)知的一種方法是采用電荷捕捉層來取代多晶硅浮置柵極。以電荷捕捉層取代多晶硅浮置柵極的另一項(xiàng)優(yōu)點(diǎn)是，在元件程序化時(shí)，僅會將電子局部性地儲存在接近源極或漏極上方的電荷捕捉層中。藉由改變控制柵極與其兩側(cè)的源極區(qū)與漏極區(qū)所施加的電壓，可以在單一電荷捕捉層之中存在兩群具有高斯分布的電子、單一群具有高斯分布的電子或是不存在電子。因此，此種以電荷捕捉層取代浮置柵極的非易失性記憶體為單一記憶單元二位元（2bits/cell）儲存的非易失性記憶體。一般來說，二位元的資料可分別儲存于電荷捕捉層的左側(cè)(即左位元)或右側(cè)(即右位元)。

然而，在快閃記憶體中存在著第二位元效應(yīng)(second?bit?effect)，即當(dāng)對左位元進(jìn)行讀取操作時(shí)，會受到右位元的影響，或當(dāng)對右位元進(jìn)行讀取操作時(shí)，會受到左位元的影響。此外，隨著記憶體尺寸逐漸縮小，通道(channel)的長度也隨之縮短，造成第二位元效應(yīng)更為顯著，因而降低了記憶體的元件效能。另外，由于記憶體尺寸逐漸縮小，各元件之間的間距也隨之縮短，因此相鄰的記憶體在進(jìn)行程序化操作時(shí)，也容易產(chǎn)生程序化干擾(program?disturbance)的問題，而降低記憶體元件的可靠度。

由此可見，上述現(xiàn)有的非易失性記憶體結(jié)構(gòu)在產(chǎn)品結(jié)構(gòu)與使用上，顯然仍存在有不便與缺陷，而亟待加以進(jìn)一步改進(jìn)。為了解決上述存在的問題，相關(guān)廠商莫不費(fèi)盡心思來謀求解決之道，但長久以來一直未見適用的設(shè)計(jì)被發(fā)展完成，而一般產(chǎn)品又沒有適切的結(jié)構(gòu)能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。因此如何能創(chuàng)設(shè)一種新的非易失性記憶體結(jié)構(gòu),實(shí)屬當(dāng)前重要研發(fā)課題之一，亦成為當(dāng)前業(yè)界極需改進(jìn)的目標(biāo)。

發(fā)明內(nèi)容

本發(fā)明的目的在于，克服現(xiàn)有的非揮發(fā)非易失性記憶體結(jié)構(gòu)存在的缺陷，而提提供一種新的非易失性記憶體結(jié)構(gòu)，所要解決的技術(shù)問題是使其可減少在操作時(shí)產(chǎn)生的第二位元效應(yīng)與程序化干擾，非常適于實(shí)用。

本發(fā)明的另一目的在于，提供一種新的非易失性記憶體結(jié)構(gòu)的制造方法，所要解決的技術(shù)問題是使其可制造出具有較佳元件效能與可靠度的非易失性記憶體，從而更加適于實(shí)用。

本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實(shí)現(xiàn)的。依據(jù)本發(fā)明提出的一種非易失性記憶體結(jié)構(gòu)，包括基底、多個(gè)堆疊結(jié)構(gòu)、多個(gè)第一導(dǎo)電型摻雜區(qū)、至少一第二導(dǎo)電型摻雜區(qū)、導(dǎo)體層及第一介電層。堆疊結(jié)構(gòu)設(shè)置于基底上，且各個(gè)堆疊結(jié)構(gòu)包括電荷儲存結(jié)構(gòu)。第一導(dǎo)電型摻雜區(qū)分別設(shè)置于對應(yīng)的電荷儲存結(jié)構(gòu)下方的基底中。第二導(dǎo)電型摻雜區(qū)設(shè)置于相鄰的電荷儲存結(jié)構(gòu)之間的基底中，且與各個(gè)電荷儲存結(jié)構(gòu)具有重疊區(qū)域。導(dǎo)體層覆蓋第二導(dǎo)電型摻雜區(qū)。第一介電層設(shè)置于導(dǎo)體層與第二導(dǎo)電型摻雜區(qū)之間。

本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。

前述的非易失性記憶體結(jié)構(gòu)，其中各個(gè)電荷儲存結(jié)構(gòu)由基底起依序包括第二介電層、電荷捕捉層及第三介電層。

前述的非易失性記憶體結(jié)構(gòu)，其中各個(gè)堆疊結(jié)構(gòu)還包括硬掩膜層(本文中的掩膜即罩幕,本文均稱為掩膜)，設(shè)置于各個(gè)電荷儲存結(jié)構(gòu)上。

前述的非易失性記憶體結(jié)構(gòu)，其中第一導(dǎo)電型摻雜區(qū)的寬度例如是小于電荷儲存結(jié)構(gòu)的寬度。

前述的非易失性記憶體結(jié)構(gòu)，其中第二導(dǎo)電型摻雜區(qū)的摻雜濃度例如是大于第一導(dǎo)電型摻雜區(qū)的摻雜濃度。

前述的非易失性記憶體結(jié)構(gòu)，其中第二導(dǎo)電型摻雜區(qū)的摻雜深度例如是大于第一導(dǎo)電型摻雜區(qū)的摻雜深度。

前述的非易失性記憶體結(jié)構(gòu)，其中重疊區(qū)域的寬度與電荷儲存結(jié)構(gòu)的寬度比例如是1：30至1：5。