[發明專利]靜電放電保護單元及半導體器件

有效

• 申請號: 201210578531.X
• 申請日: 2012-12-27
• 公開（公告）號: CN103022015A
• 公開（公告）日: 2013-04-03
• 發明（設計）人: 馬榮耀;李鐵生
• 申請（專利權）人: 成都芯源系統有限公司
• 主分類號: H01L23/60
• 分類號: H01L23/60;H01L27/02
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

技術領域

本公開的實施例涉及半導體器件，尤其涉及具有靜電保護單元的半導體器件及其中的靜電放電保護單元。

背景技術

在大多數實際應用中，對半導體器件提供靜電放電(ESD)保護是必要的。由ESD引起的高壓大電流可能瞬間超出半導體器件允許的承受范圍，從而對半導體器件造成嚴重損害。因此，為了防止ESD對諸如金屬氧化物半導體場效應晶體管(MOSFET)、結型場效應晶體管(JFET)、雙擴散金屬氧化物半導體場效應晶體管(DMOS)等半導體器件造成例如柵氧化層擊穿等損害，可以在這些半導體器件的柵極和源極之間耦接ESD保護單元。這樣，在因靜電放電(ESD)產生的電壓高于一定值(例如，該值可以設定為低于這些半導體器件的柵氧化層的擊穿電壓值)時，可以使該ESD保護單元導通，從而為ESD的能量釋放提供通路。

當今，為了降低產品尺寸及生產成本，通常希望將ESD保護模塊集成于半導體器件中。

圖1示出了一種常用的可集成于半導體器件中的ESD保護單元50的平面俯視示意圖。ESD保護單元50一般通過對多晶硅層51進行P型和N型摻雜而形成交替排布的P型摻雜區51₁和N型摻雜區51₂而形成。相鄰的P型摻雜區51₁和N型摻雜區51₂之間構成PN結，從而ESD保護單元50包括串聯的PN二極管組。該串聯的PN二極管組50通常被耦接于半導體器件(例如：MOSFET、JFET、DMOS等)的柵極金屬和源極金屬之間以為半導體器件的柵氧化層提供ESD保護。

ESD保護單元50的形狀(包括多晶硅層51及各P型摻雜區51₁和N型摻雜區51₂的形狀)對ESD保護單元50的性能有較大影響。仍參考圖1，ESD保護單元50通常制作成具有圓角的閉合方形。由于該閉合方形的圓角處50₁的曲率較大，與該閉合方形的邊上50₂的曲率不同，因此在該ESD保護單元50通電時，電場分布不均勻。在曲率相對較大的部分(例如圓角處50₁)的電場強度相對較強，相對于曲率相對較小的部分(例如邊上50₂)更易被擊穿，限制了ESD保護單元50的耐擊穿電壓。另外P型摻雜區51₁和N型摻雜區51₂之間構成的PN結的面積也是影響ESD保護單元性能的一個重要因素。在ESD保護單元50的厚度(即，多晶硅層51及各P型摻雜區51₁和N型摻雜區51₂的厚度)一定的情況下，PN結的面積取決于各個P型摻雜區51₁和N型摻雜區51₂之間構成的PN結的周長，在圖1中則體現為ESD保護模塊50的閉合方形輪廓線的周長。增大ESD保護模塊50的形狀的周長則可以增大每個PN結的面積，減小每個PN結的電阻，從而改善ESD保護模塊50的電流導通能力和電流均勻性，從而為該半導體器件10提供更好的ESD保護。

發明內容

針對現有技術中的一個或多個問題，本公開的實施例提供一種包可以集成于半導體器件中的ESD保護單元及包含該ESD保護單元的半導體器件。

在本公開的一個方面，提出了一種靜電放電保護單元，包括：構圖的半導體層，該構圖的半導體層包括環狀的第一部分，所述環狀的第一部分具有外輪廓線和內輪廓線，該外輪廓線和該內輪廓線均為波浪線并且實質上相互平行；其中，該外輪廓線和該內輪廓線之間的中線也是波浪線，實質上與所述外輪廓線和所述內輪廓線平行，并且該中線上每一點處的曲率均實質上相同。根據本公開的實施例，所述第一部分具有沿所述中線的法線方向交替排布于所述外輪廓線和所述內輪廓線之間的多個第一導電類型摻雜區和第二導電類型摻雜區，所述第二導電類型與所述第一導電類型相反，并且每個第一導電類型摻雜區的寬度實質上處處均勻一致，每個第二導電類型摻雜區的寬度也實質上處處均勻一致。

根據本公開的實施例，所述中線由交替的凹形弧線和凸形弧線構成，該凹形弧線向所述環狀的第一部分的內側隆起，該凸形弧線向所述環狀的第一部分的外側隆起，該凹形弧線的半徑和該凸形弧線的半徑實質上相等。

根據本公開的實施例，所述第一部分由交替的凹形弧段和凸形弧段構成，該凹形弧段向所述環狀的第一部分的內側隆起，該凸形弧段向所述環狀的第一部分的外側隆起，該凹形弧段的內徑與該凸形弧段的內徑實質上相等，該凹形弧段的外徑和該凸形弧段的外徑實質上相等。