[發明專利]控制移位分組數據的位校正的裝置

無效

• 申請號: 201210576603.7
• 申請日: 1996-07-17
• 公開（公告）號: CN103064653A
• 公開（公告）日: 2013-04-24
• 發明（設計）人: A.D.佩勒格;Y.雅里;M.米塔爾;L.M.門內梅爾;B.艾坦;A.F.格盧;C.杜龍;E.科瓦施;W.維特
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F7/57
• 分類號: G06F7/57;G06F7/544;G06F7/60;G06F9/30;G06F15/78
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 徐予紅;朱海煜

1.一種處理器，包括：

多個寄存器，用于存儲64位分組數據操作數；

解碼器，用于解碼組裝指令，所述組裝指令具有32位指令格式，所述組裝指令具有用于指示所述多個寄存器中的用來存儲第一64位源操作數的第一寄存器的第一字段，并且所述組裝指令具有用于指示所述多個寄存器中的用來存儲第二64位源操作數的第二寄存器的第二字段，所述第一64位源操作數包括第一2個帶符號的32位數據元素，所述第一2個帶符號的32位數據元素包括在位[31:0]上的第一帶符號的32位數據元素和在位[63:32]上的第二帶符號的32位數據元素，所述第二64位源操作數包括第二2個帶符號的32位數據元素，所述第二2個帶符號的32位數據元素包括在位[31:0]上的第三帶符號的32位數據元素和在位[63:32]上的第四帶符號的32位數據元素；以及

執行單元，所述執行單元與所述解碼器和所述多個寄存器耦合，所述執行單元響應于所述組裝指令將64位目的地操作數存儲在所述多個寄存器中的通過所述組裝指令的第三字段指示的第三寄存器中，所述64位目的地操作數包括4個帶符號的16位數據元素，所述4個帶符號的16位數據元素包括與所述第一64位源操作數的位[31:0]上的第一數據元素相對應的位[15:0]上的第一帶符號的16位數據元素、與所述第一64位源操作數的位[63:32]上的第二數據元素相對應的位[31:16]上的第二帶符號的16位數據元素、與所述第二64位源操作數的位[31:0]上的第三數據元素相對應的位[47:32]上的第三帶符號的16位數據元素、與所述第二64位源操作數的位[63:32]上的第四數據元素相對應的位[63:48]上的第四帶符號的16位數據元素，

其中針對小于-32768的帶符號的32位數據元素，所述執行單元使相應的帶符號的16位數據元素飽和達到-32768的飽和值，而針對大于32767的帶符號的32位數據元素，所述執行單元使相應的帶符號的16位數據元素飽和達到32767的飽和值，

其中所述處理器包括通用中央處理單元CPU，并且

其中所述處理器具有RISC體系結構。

2.如權利要求1所述的處理器，還包括允許所述處理器在以棧定位方式在所述多個寄存器的寄存器上操作和以非棧定位方式在所述多個寄存器的寄存器上操作之間切換的機構。

3.如權利要求1所述的處理器，其中所述處理器以棧定位方式和非棧定位方式在所述多個寄存器上同時操作。

4.如權利要求1所述的處理器，其中所述處理器能夠處理80位浮點數。

5.如權利要求1所述的處理器，其中所述處理器包括64位處理器。