[發(fā)明專利]混合共平面襯底結(jié)構(gòu)及其制備方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201210575658.6
• 申請(qǐng)日: 2012-12-26
• 公開（公告）號(hào): CN103021815A
• 公開（公告）日: 2013-04-03
• 發(fā)明（設(shè)計(jì)）人: 狄增峰;母志強(qiáng);薛忠營;陳達(dá);張苗;王曦
• 申請(qǐng)（專利權(quán)）人: 中國科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所
• 主分類號(hào): H01L21/02
• 分類號(hào): H01L21/02;H01L29/06
• 代理公司: 上海光華專利事務(wù)所 31219
• 代理人: 李儀萍

技術(shù)領(lǐng)域

本發(fā)明屬于微電子領(lǐng)域，涉及一種襯底結(jié)構(gòu)，特別是涉及一種混合共平面襯底結(jié)構(gòu)及其制備方法。

背景技術(shù)

隨著半導(dǎo)體器件尺寸的縮小，傳統(tǒng)的體硅材料正接近其物理極限，應(yīng)變硅、Ge以及III–V化合物材料由于其高遷移率而受到廣泛關(guān)注。Ge具有高的電子遷移率和空穴遷移率，但受限于器件工藝因素（Ge的n型摻雜和n型歐姆接觸等），Ge的NMOS性能一直不理想，所以Ge一般用于制造PMOS。諸如GaAS之類的III-V族半導(dǎo)體材料具有高電子遷移率，可以制造高性能的NMOS器件，并且III-V族化合物半導(dǎo)體材料在光電子器件、光電集成、超高速微電子器件、超高頻微波器件及電路上均有廣闊的應(yīng)用前景。而應(yīng)變硅既可以用于制造PMOS，也可以用于制造NMOS。請(qǐng)參閱表1，列舉了幾種半導(dǎo)體材料的電子遷移率和空穴遷移率，其中GaAs和InAs屬于III-V族化合物。從表中可見，Ge的電子遷移率約為硅的三倍，空穴遷移率約為硅的四倍，而GaAs、InAs的電子遷移率均為硅的數(shù)倍。

表1

根據(jù)國際半導(dǎo)體路線（ITRS），有必要研制在絕緣襯底或硅基體上同時(shí)具有III-V族材料，應(yīng)變硅或者Ge材料的異質(zhì)集成高遷移率的半導(dǎo)體襯底材料，以保證集成電路技術(shù)繼續(xù)沿著或超過摩爾定律持續(xù)發(fā)展，同時(shí)也可以為實(shí)現(xiàn)單片集成的光電集成芯片、MEMS等多種功能芯片的集成化提供高性能的襯底材料。

但目前還沒有一種成熟可行的方法來制備低缺陷密度、高晶體質(zhì)量的鍺，III–V材料或者應(yīng)變硅混合共平面的襯底結(jié)構(gòu)。

發(fā)明內(nèi)容

鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種混合共平面襯底結(jié)構(gòu)及其制備方法，用于解決現(xiàn)有技術(shù)中還沒有一種成熟可行的方法來制備低缺陷密度、高晶體質(zhì)量的鍺、III–V材料或者應(yīng)變硅混合共平面的襯底結(jié)構(gòu)的問題。

為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種混合共平面襯底結(jié)構(gòu)的制備方法，所述方法至少包括以下步驟：

1)提供一硅襯底；

2)在所述硅襯底上形成鍺硅緩沖層，并在所述鍺硅緩沖層上形成硅層或鍺層；

3)在所述步驟2)形成的結(jié)構(gòu)上進(jìn)行刻蝕，形成若干凹槽；所述凹槽底部到達(dá)所述硅襯底表面或所述硅襯底內(nèi)；

4)進(jìn)行退火使所述鍺硅緩沖層的應(yīng)力釋放，以得到鍺硅緩沖層上的應(yīng)變硅層或弛豫的鍺層；

5)在所述應(yīng)變硅層上或弛豫的鍺層上及所述凹槽的側(cè)壁上形成氮化硅層；

6)在所述凹槽內(nèi)進(jìn)行選擇性外延生長鍺或III-V族化合物材料；

7)去除所述應(yīng)變硅層或弛豫的鍺層頂面所在平面以上的鍺或III-V族化合物材料及氮化硅層。

可選地，所述步驟2)中，所述鍺硅緩沖層的厚度小于其在所述硅襯底上生長的臨界厚度。

可選地，所述步驟3)中，所述凹槽的寬度范圍為10納米至90微米。

可選地，所述步驟3)中，所述刻蝕采用反應(yīng)離子刻蝕技術(shù)。

可選地，所述步驟4)中，所述弛豫的鍺層為部分弛豫或完全弛豫。

可選地，所述步驟6)中，所述III-V族材料包括由元素周期表第III族元素中的一種或多種與元素周期表第V族元素中的一種或多種構(gòu)成的半導(dǎo)體材料。

可選地，所述III-V族材料包括GaAs、AlAs、InP、AlGaAs、InGaAs、InGaN、InGaP、GaN、GaP、GaAs、InN、InAs、AlN、AlP、AlAs、InGaNP、GaAlN、InAlN中的一種或多種。

本發(fā)明還提供一種混合共平面襯底結(jié)構(gòu)，所述混合共平面襯底結(jié)構(gòu)包括硅襯底及形成與所述硅襯底上的若干第一區(qū)域和若干第二區(qū)域，所述第一區(qū)域與第二區(qū)域間隔排列，并通過隔離墻隔離，所述隔離墻底部到達(dá)所述硅襯底表面或所述硅襯底內(nèi)；所述第一區(qū)域包括鍺硅緩沖層及位于其上的應(yīng)變硅層或弛豫的鍺層；所述第二區(qū)域的材料為鍺或III-V族化合物。

可選地，所述鍺硅緩沖層為單層、雙層或多層膜結(jié)構(gòu)。

可選地，所述第二區(qū)域的寬度范圍為10納米至90微米。

如上所述，本發(fā)明的混合共平面襯底結(jié)構(gòu)及其制備方法，具有以下有益效果：利用SiGe緩沖層技術(shù)、刻蝕工藝以及圖形襯底外延等技術(shù)制備低缺陷密度、高晶體質(zhì)量的鍺，III-V材料或者應(yīng)變硅混合共平面的襯底結(jié)構(gòu)。本發(fā)明的混合共平面襯底結(jié)構(gòu)及其制備方法將應(yīng)變硅、Ge或III-V族化合物這三類材料任意組合共平面形成襯底結(jié)構(gòu)，在此襯底上制備CMOS器件，不同類型MOS（PMOS或CMOS）器件的性能都將得到提升；本發(fā)明的襯底結(jié)構(gòu)在光電集成領(lǐng)域也有廣泛的應(yīng)用前景。