[發明專利]控制移位分組數據的位校正的裝置

無效

• 申請號: 201210575024.0
• 申請日: 1996-07-17
• 公開（公告）號: CN103064652A
• 公開（公告）日: 2013-04-24
• 發明（設計）人: A.D.佩勒格;Y.雅里;M.米塔爾;L.M.門內梅爾;B.艾坦;A.F.格盧;C.杜龍;E.科瓦施;W.維特
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F7/57
• 分類號: G06F7/57;G06F7/544;G06F7/60;G06F9/30;G06F15/78
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 徐予紅;朱海煜

1.一種處理器，包括：

多個寄存器，用于存儲64位分組數據操作數；

解碼器，用于解碼分解指令，所述分解指令具有32位指令格式，所述分解指令具有用于指示所述多個寄存器中的用來存儲第一64位源分組數據操作數的第一寄存器的第一字段，并且所述分解指令具有用于指示所述多個寄存器中的用來存儲第二64位源分組數據操作數的第二寄存器的第二字段，所述第一64位源操作數包括第一4個16位數據元素，所述第一4個16位數據元素包括在位[15:0]上的第一16位數據元素、在位[31:16]上的第二16位數據元素、在位[47:32]上的第三16位數據元素和在位[63:48]上的第四16位數據元素，并且所述第二64位源操作數包括第二4個16位數據元素，所述第二4個16位數據元素包括在位[15:0]上的第五16位數據元素、在位[31:16]上的第六16位數據元素、在位[47:32]上的第七16位數據元素和在位[63:48]上的第八16位數據元素；以及

執行單元，所述執行單元與所述解碼器和所述多個寄存器耦合，所述執行單元響應于所述分解指令將64位目的地分組數據操作數存儲在所述多個寄存器中的通過所述分解指令的第三字段指示的第三寄存器中，所述64位目的地操作數存儲與所述第二64位源操作數的2個高階16位數據元素交錯的所述第一64位源操作數的2個高階16位數據元素，

其中所述處理器包括通用中央處理單元CPU，并且

其中所述處理器具有RISC體系結構。

2.如權利要求1所述的處理器，其中所述執行單元響應于所述分解指令而將來自所述第一64位源操作數的位[47:32]的第三16位數據元素存儲在所述64位目的地操作數的位[15:0]上，將來自所述第二64位源操作數的位[47:32]的第七16位數據元素存儲在所述64位目的地操作數的位[31:16]上，將來自所述第一64位源操作數的位[63:48]的第四16位數據元素存儲在所述64位目的地操作數的位[47:32]上，以及將來自所述第二64位源操作數的位[63:48]的第八16位數據元素存儲在所述64位目的地操作數的位[63:48]上。

3.如權利要求1所述的處理器，還包括允許所述處理器在以棧定位方式在所述多個寄存器的寄存器上操作和以非棧定位方式在所述多個寄存器的寄存器上操作之間切換的機構。

4.如權利要求1所述的處理器，其中所述處理器能夠處理80位浮點數。

5.如權利要求1所述的處理器，其中所述處理器包括64位處理器。

6.一種系統，包括：

平板顯示器；

觸摸屏光標控制裝置，用于控制所述平板顯示器上光標移動；

捕獲視頻圖像的裝置；以及

處理器，所述處理器與所述平板顯示器、所述觸摸屏光標控制裝置、所述捕獲視頻圖像的裝置耦合，所述處理器包括：

　　多個寄存器，用于存儲64位分組數據操作數；

　　解碼器，用于解碼分解指令，所述分解指令具有32位指令格式，所述分解指令具有用于指示所述多個寄存器中的用來存儲第一64位源分組數據操作數的第一寄存器的第一字段，并且所述分解指令具有用于指示所述多個寄存器中的用來存儲第二64位源分組數據操作數的第二寄存器的第二字段，所述第一64位源操作數包括第一4個16位數據元素，所述第一4個16位數據元素包括在位[15:0]上的第一16位數據元素、在位[31:16]上的第二16位數據元素、在位[47:32]上的第三16位數據元素和在位[63:48]上的第四16位數據元素，并且所述第二64位源操作數包括第二4個16位數據元素，所述第二4個16位數據元素包括在位[15:0]上的第五16位數據元素、在位[31:16]上的第六16位數據元素、在位[47:32]上的第七16位數據元素和在位[63:48]上的第八16位數據元素；以及

　　執行單元，所述執行單元與所述解碼器和所述多個寄存器耦合，所述執行單元響應于所述分解指令將64位目的地分組數據操作數存儲在所述多個寄存器中的通過所述分解指令的第三字段指示的第三寄存器中，所述64位目的地操作數存儲與所述第二64位源操作數的2個高階16位數據元素交錯的所述第一64位源操作數的2個高階16位數據元素。