[發明專利]假信號濾波器電路和方法

無效

• 申請號: 201210572450.9
• 申請日: 2012-12-25
• 公開（公告）號: CN103633961A
• 公開（公告）日: 2014-03-12
• 發明（設計）人: 姬蘭·高帕爾
• 申請（專利權）人: NXP股份有限公司
• 主分類號: H03H7/32
• 分類號: H03H7/32
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 蔡純

技術領域

本發明涉及假信號濾波器(glitch?filter)電路和方法。

背景技術

假信號濾波器是阻止窄脈沖且僅允許較寬的脈沖通過的電路。這在濾除電子系統中的開關顫動和其它噪聲方面是有效的。多個標準要求假信號濾波器作為系統的一部分，如IIC、SWP、SLIM等。假信號濾波器為大多數輸入/輸出電路的一部分。

已知的假信號濾波器采用RC電路或電流源和電容器電路來產生用于對假信號進行濾波的延遲。

圖1示出現有的假信號濾波器電路。

該電路包括輸入緩沖器10和RC濾波器12。具有滯后現象的輸出緩沖器14提供輸出。

輸入緩沖器通常包括非門(inverter?gate)，該非門包括在電力干線之間串聯的PMOS上晶體管和NMOS下晶體管。將輸入提供至晶體管柵極，并且該柵極將其輸出拉高或拉低。因此，在上升和下降假信號的濾波中包括單獨的電阻器(或電流源)，因為PMOS和NMOS電阻是不同的。

這導致系統的上升和下降延遲出現差異。即使在RC電路中使用相同的電阻器和電容器，上升和下降延遲也可能存在不匹配，因為下一級滯后緩沖器14在不同的工藝角(process?corner)中將具有偏斜(skew)的VIH和VIL值(VIL為可以被解釋為邏輯“0”的最大輸入電壓，VIH為可以被解釋為邏輯“1”的最小輸入電壓)。

將系統調整為具有匹配的上升和下降延遲對于一個工藝角是可行的。但這將隨著工藝、電壓和溫度變化(PVT)而變化。

假信號濾波器引入的上升和下降延遲的差異對于在IIC電路中對50ns之類的長脈沖進行濾波的濾波器可能成為問題。這會導致占空比失真，擾亂系統定時，并會導致誤差。

如上所述，這些問題的原因可能是滯后緩沖器可能具有偏斜的VIH和VIL電平，或不同的電阻可能用于上升和下降延遲。不可能在沒有PVT補償電路的情況下將濾波器調整為避免占空比失真。PVT補償電路是復雜的并且采用靜態功率，因此不將它用在I/O電路中。

本發明特別地關注上升和下降延遲變得不同且導致占空比失真，而不是延遲隨著PVT的一般改變。

在典型的輸入電路中，每一和每個模塊引入占空比失真。因此，由一個模塊引起的失真理論上可以另外補償。然而，由于濾波器延遲與其它模塊相比相當大(在IIC中為50ns至150ns)，所添加的占空比失真也將非常大且不可能進行補償。

發明內容

根據本發明，提供了如在獨立權利要求中限定的裝置和方法。

在一個方面中，本發明提供了一種假信號濾波器電路，包括：

輸入電路，用于檢測至假信號濾波器的輸入處的輸入信號的上升和下降信號電平轉變二者；

延遲電路，位于輸入電路的輸出處；

輸出電路，用于在高電平和低電平之間反轉假信號濾波器電路的輸出；和

從輸出電路至輸入電路的反饋路徑。

作為反饋路徑(其將延遲反饋至輸入)的結果，輸入電路將假信號濾波器電路的輸入處的輸入信號的上升和下降信號電平轉變二者都轉換成相同類型的脈沖(即，或者上升脈沖，或者下降脈沖)。這些脈沖具有取決于延遲電路的延遲的持續時間。輸入電路通過輸入處的較短持續時間的假信號脈沖，因此輸出包括所產生的脈沖以及假信號脈沖。延遲電路與輸出電路結合具有濾除這些較短持續時間的假信號脈沖的效果。例如，可以在脈沖太短時防止輸出電路反轉。

本發明提供了可以不具有占空比失真的假信號濾波器電路。對于輸入信號的上升沿和下降沿二者，延遲電路總是僅在上升脈沖或下降脈沖上操作。按照這種方式，可以使延遲功能(其可以為濾波功能)對稱，例如，采用相同的RC時間常數。在存在PVT(工藝、電壓和溫度)變化時，上升和下降延遲將互相跟蹤。

在一個示例中，輸入電路包括XOR門或XNOR門，所述XOR門或XNOR門的輸入連接至假信號濾波器電路的輸入和輸出。

濾波器電路優選地包括RC濾波器。這本質上用作延遲元件。可以采用其它基本假信號濾波器電路，包括電流源電路。

輸出電路優選地包括鎖存電路。這將脈沖轉換回信號流。

本質上，輸入電路通過將每個信號電平轉變轉換成一對轉變(即，脈沖)而使信號頻率加倍，輸出電路通過將每個脈沖(即，兩個信號電平轉變)轉換回單個信號電平轉變而使頻率減半。在輸入電路和輸出電路功能之間，濾除假信號脈沖。

輸出電路可以包括反轉(toggle，即T型)觸發器。

本發明還提供包括本發明的假信號濾波器電路的輸入/輸出電路。