[發明專利]成形的寄存器堆讀取

無效

• 申請號: 201210567117.9
• 申請日: 2012-12-24
• 公開（公告）號: CN103257931A
• 公開（公告）日: 2013-08-21
• 發明（設計）人: 杰克·希萊爾·肖凱特;邁克爾·費特曼;瑟利斯·加德雷;仇小鋼;奧姆卡爾·帕蘭杰佩;阿杰納·拉杰卓;斯圖爾特·格倫·卡爾頓;埃里克·萊爾·希爾;拉杰史沃拉·塞爾瓦桑;道格拉斯·J·哈恩
• 申請（專利權）人: 輝達公司
• 主分類號: G06F12/08
• 分類號: G06F12/08;G06F9/38
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;徐丁峰

技術領域

本公開總地涉及處理器寄存器堆，并且，更具體地，涉及用于成形的寄存器堆讀取的方法和裝置。

背景技術

并行處理器具有多個獨立的內核，所述內核使多個線程能夠使用不同硬件資源來同時執行。SIMD（單指令、多數據）架構處理器在多個內核的每個上執行相同指令，其中每個內核根據不同的輸入數據來執行。MIMD（多指令、多數據）架構處理器在具有供應至每個內核的不同輸入數據的不同內核上執行不同的指令。并行處理器還可以是多線程的，其使兩個或更多個線程能夠使用單處理內核（即在不同的時鐘周期期間在內核上執行不同的線程）的資源來大致同時執行。

當處理器調度指令用于由處理器內核執行時，該處理器將某些值寫入耦合到處理器內核的寄存器堆中的具體的寄存器。一個寄存器可存儲操作碼，所述操作碼指定由處理器內核來實施的操作，并且附加的寄存器可存儲操作數值，所述操作數值用來作為對處理器內核的輸入用于執行指令。為了待執行的操作，每個值必須寫入寄存器堆，并隨后經由交叉開關（crossbar）或其他數據傳輸裝置耦合到數據路徑的輸入。

用于線程的指令常常指32位、64位、甚至128位的將從寄存器堆讀取的操作數。然而，一般包括多個32位槽的常規寄存器堆要求處理器將從32位槽讀取的多個32位值變換為線程所請求的64位或128位值，其會要求數個時鐘周期來完成。該問題的一個解決辦法包括，簡單地實現包括更大的槽即64位槽的寄存器堆。不幸的是，這種寄存器堆成本高得多，并增加了包括所述寄存器堆的處理器的整體復雜性。

因此，本技術領域所需要的是用于處理寄存器堆的可變大小數據讀取的改進技術。

發明內容

本發明的一個實施例闡釋了用于實施寄存器堆的成形的訪問的方法，所述寄存器堆包括N個寄存器的集合，其中N大于或等于2。所述方法包括以下步驟:對于包括在線程組中的至少一個線程，接收從所述N個寄存器的集合中的每個寄存器訪問第一數量的數據的請求，以及配置交叉開關以允許所述至少一個線程從所述N個寄存器的集合中的每個寄存器訪問所述第一數量的數據。

附圖說明

為了詳細地理解本發明的上述特征，對于以上簡要說明的發明，可以參照實施例進行更為具體的描述，其中一些實施例示出于附圖中。然而，應注意的是，附圖中示出的只是本發明的代表性實施例，因此不應被認為是對本發明的范圍的限制，本發明可以適用于其他同等有效的實施例。

圖1是示出了配置為實施本公開的一個或多個方面的計算機系統的框圖。

圖2是根據本公開的一個實施例的、用于圖1的計算機系統的并行處理子系統的框圖。

圖3A是根據本公開的一個實施例的、圖2的前端的框圖。

圖3B是根據本公開的一個實施例的、圖2的并行處理單元之一內的通用處理集群的框圖。

圖3C是根據本公開的一個實施例的、圖3B的流多處理器的一部分的框圖。

圖4是根據本公開的另一個示例實施例的、圖3B的流多處理器的框圖。

圖5示出了根據本公開的一個實施例的、圖3C的本地寄存器堆的詳細視圖。

圖6示出了根據本公開的一個實施例的、用于8個線程的4個不同寄存器的32位讀取。

圖7示出了根據本公開的一個實施例的、用于8個線程的4個不同寄存器的64位讀取。

圖8示出了根據本公開的一個實施例的、用于8個線程的寄存器的128位讀取。

具體實施方式

在下面的描述中，將闡述大量的詳細內容以提供對本公開更深入的理解。然而，對本技術領域的技術人員顯而易見的是，本公開可以在沒有一個或多個這些具體細節的情況下得以實施。

本公開描述了用于源操作數收集器高速緩存的方法和裝置。在一個實施例中，處理器包括可耦合到存儲元件（即操作數收集器）的寄存器堆，存儲元件向用于執行指令的處理器內核的數據路徑提供輸入。為了減少寄存器堆和操作數收集器之間的帶寬，操作數可在隨后的指令中被高速緩存并被重新使用。因此，可能僅需要將由給定的指令所指定的操作數的子集載入操作數收集器。調度單元維持用來監視當前存儲在操作數收集器中的寄存器值的高速緩存表。該調度單元還可配置操作數收集器以選擇特定的存儲元件，允許用于兩個或更多個指令的操作數被并發高速緩存，存儲元件耦合到用于給定的指令的數據路徑的輸入。

系統概述