[發明專利]用于在沒有指令解碼的情況下調度指令的方法和裝置

無效

• 申請號: 201210567104.1
• 申請日: 2012-12-24
• 公開（公告）號: CN103279379A
• 公開（公告）日: 2013-09-04
• 發明（設計）人: 杰克·希萊爾·肖凱特;羅伯特·J·斯托爾;奧利維爾·吉普;邁克爾·費特曼;瑟利斯·加德雷;羅伯特·史蒂文;亞歷山大·喬利
• 申請（專利權）人: 輝達公司
• 主分類號: G06F9/46
• 分類號: G06F9/46;G06F9/38
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 徐丁峰;魏寧

1.一種用于在沒有指令解碼的情況下調度指令的方法，所述方法包括：

從指令高速緩存單元中獲取與兩個或兩個以上線程組相對應的多個指令，其中每個線程組均包括一個或多個線程；

在不解碼所述多個指令的情況下將所述多個指令存儲在緩沖區中；

接收與所述多個指令中的所述指令的每一個相關聯的預解碼數據；

至少部分地基于所述預解碼數據從所述多個指令中選擇指令用于由處理單元執行；

解碼所述指令；以及

將所述指令分派到所述處理單元用于執行。

2.根據權利要求1所述的方法，其中選擇所述指令包括：

基于所述預解碼數據實施所述兩個或兩個以上線程組的優先級排序以確定所述兩個或兩個以上線程組的順序；以及

按照所述順序從最高線程組中選擇所述指令作為下一個未決指令。

3.根據權利要求1所述的方法，進一步包括：

從所述多個指令中選擇第二指令用于與所述指令并行地由所述處理單元執行；

解碼所述第二指令；以及

將所述第二指令分派到所述處理單元用于與所述指令并行地執行。

4.一種用于在沒有指令解碼的情況下調度指令的系統，所述系統包括：

中央處理單元（CPU）；以及

包括調度單元的并行處理單元，所述調度單元配置為：

從指令高速緩存單元中獲取與兩個或兩個以上線程組相對應的多個指令，其中每個線程組均包括一個或多個線程；

在不解碼所述多個指令的情況下將所述多個指令存儲在緩沖區中；

接收與所述多個指令中的所述指令的每一個相關聯的預解碼數據；

至少部分地基于所述預解碼數據從所述多個指令中選擇指令用于由所述并行處理單元執行；

解碼所述指令；以及

將所述指令分派到所述并行處理單元用于執行。

5.根據權利要求4所述的系統，其中所述調度單元包括宏調度單元，其配置為基于所述預解碼數據實施所述兩個或兩個以上線程組的優先級排序以確定所述兩個或兩個以上線程組的順序。

6.根據權利要求5所述的系統，其中所述調度單元進一步包括配置為基于所述處理單元的狀態模型調整所述順序的微調度單元。

7.根據權利要求6所述的系統，其中所述微調度單元進一步配置為響應于分派所述指令而更新所述狀態模型。

8.根據權利要求4所述的系統，其中所述預解碼數據通過部分解碼關聯指令而生成。

9.根據權利要求4所述的系統，其中所述預解碼數據包括在與所述關聯指令在相同的高速緩存線中的單獨指令中。

10.根據權利要求4所述的系統，其中所述調度單元包括配置為解碼所述指令的第一解碼單元和配置為解碼來自所述多個指令的第二指令用于與所述指令并行地由所述處理單元執行的第二解碼單元。