[發明專利]局部重配置電路

有效

• 申請號: 201210559868.6
• 申請日: 2012-12-20
• 公開（公告）號: CN103177152B
• 公開（公告）日: 2017-09-29
• 發明（設計）人: B·瑪加班度;D·A·瑞斯;L·M·毛戈;N·D·納谷
• 申請（專利權）人: 阿爾特拉公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京紀凱知識產權代理有限公司11245
• 代理人: 趙蓉民

1.一種集成電路，包括：

存儲器元件陣列；和

局部重配置電路，其耦合到所述存儲器元件陣列，其中所述局部重配置電路包括：

控制電路；和

數據寄存器電路，其存儲從所述存儲器元件陣列中的選定行的存儲器元件中讀取的數據，并且修改讀取的數據以產生已修改的數據，其中所述控制電路將來自所述數據寄存器電路的所述已修改的數據加載到所述存儲器元件陣列中的所述選定行的存儲器元件中，其中所述控制電路包括可配置邏輯電路，所述控制電路通過使用所述可配置邏輯電路產生所述已修改的數據以實現選自如下群組中的邏輯功能：邏輯與功能，邏輯或功能，邏輯異或功能，邏輯與非功能，邏輯或非功能和邏輯異或非功能。

2.根據權利要求1中所述的集成電路，其中所述局部重配置電路進一步包括：

地址寄存器，其由所述控制電路控制，其中所述地址寄存器可操作用于產生對應于所述選定行的存儲器元件的有效的地址信號。

3.根據權利要求1中所述的集成電路，其中所述局部重配置電路進一步包括：

主電路，其可操作用于提供多個局部重配置指令給所述控制電路。

4.根據權利要求1中所述的集成電路，其中所述控制電路進一步可操作用于接收多個局部重配置指令，并且其中所述控制電路包括錯誤檢驗電路，所述錯誤檢驗電路可操作用于確定所述多個局部重配置指令中的每個指令是否包括錯誤并且校正所述局部重配置指令中的所述錯誤。

5.根據權利要求1中所述的集成電路，其中所述控制電路進一步可操作用于接收多個局部重配置指令，并且其中所述控制電路包括可配置邏輯電路，所述可配置邏輯電路可操作用于基于所述多個局部重配置指令中的給定的局部重配置指令產生所述已修改的數據。

6.根據權利要求5中所述的集成電路，其中所述可配置邏輯電路包括：第一輸入，其可操作用于接收來自所述數據寄存器電路的輸出的所述讀取的數據；第二輸入，其可操作用于接收從所述給定的局部重配置指令中提取的新數據；和輸出，在所述輸出上將所述已修改的數據提供給所述數據寄存器電路的輸入。

7.根據權利要求5中所述的集成電路，其中所述數據寄存器電路包括：

第一數據寄存器，其可操作用于存儲所述讀取的數據；

第二數據寄存器，其可操作用于接收來自所述第一數據寄存器的所述讀取的數據，其中所述控制電路被配置為修改所述讀取的數據，以在所述第二數據寄存器中產生所述已修改的數據；和

第三數據寄存器，其可操作用于接收來自所述第二數據寄存器的所述已修改的數據，其中所述控制電路被配置為將來自所述第三數據寄存器的所述已修改的數據加載到所述存儲器元件陣列中的所述選定行的存儲器元件中。

8.根據權利要求1中所述的集成電路，其中所述控制電路進一步可操作用于接收至少一個已壓縮的局部重配置指令，并且其中所述控制電路包括解壓縮電路，所述解壓縮電路可操作用于解壓縮所述至少一個已壓縮的局部重配置指令。

9.根據權利要求1中所述的集成電路，其中所述控制電路進一步可操作用于接收至少一個已加密的局部重配置指令，并且其中所述控制電路包括解密電路，所述解密電路可操作用于解密所述至少一個已加密的局部重配置指令。