[發(fā)明專利]非易失性存儲器件及其操作方法和制造方法

有效

• 申請?zhí)枺?/td>: 201210558292.1
• 申請日: 2012-12-05
• 公開（公告）號: CN103258826A
• 公開（公告）日: 2013-08-21
• 發(fā)明（設計）人: 吳瑟技;李俊赫
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L21/8247;G11C16/10;G11C16/26
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 石卓瓊;俞波

1.一種非易失性存儲器件，包括：

襯底，所述襯底包括由P型半導體構成的多個有源區(qū)；

第一垂直存儲串和第二垂直存儲串，所述第一垂直存儲串和所述第二垂直存儲串被設置在每個有源區(qū)之上，其中，所述第一垂直存儲串和第二垂直存儲串每個都包括從所述襯底垂直延伸的溝道，多個存儲器單元以及選擇晶體管，其中，所述多個存儲器單元和選擇晶體管沿著所述溝道布置；以及

底柵，所述底柵插入在最下面的存儲器單元與襯底之間，所述底柵通過插入在所述底柵與所述溝道之間的第一柵電介質層與所述溝道接觸，以及所述底柵控制所述第一垂直存儲串與所述第二垂直存儲串的連接。

2.如權利要求1所述的非易失性存儲器件，其中，所述底柵以在所述有源區(qū)中形成反型區(qū)的方式，來將所述第一垂直存儲串與所述第二垂直存儲串彼此連接。

3.如權利要求1所述的非易失性存儲器件，其中，所述襯底由P型半導體構成，并且所述有源區(qū)通過形成在所述襯底中的溝槽而被限定在所述襯底中。

4.如權利要求1所述的非易失性存儲器件，還包括：

P型半導體層，所述P型半導體層與所述襯底絕緣，并且被形成在所述襯底之上；

其中，所述有源區(qū)通過形成在所述P型半導體層中的溝槽而被限定在所述P型半導體層中。

5.如權利要求1所述的非易失性存儲器件，其中，所述底柵具有針對各個存儲塊而劃分的板形狀。

6.如權利要求4所述的非易失性存儲器件，其中，所述P型半導體層和所述底柵中的至少一個具有針對各個存儲塊而劃分的板形狀。

7.如權利要求2所述的非易失性存儲器件，還包括：

第二柵電介質層，所述第二柵電介質層插入在所述底柵與所述有源區(qū)之間，并且具有形成所述反型區(qū)所需的厚度。

8.如權利要求1所述的非易失性存儲器件，還包括：

位線，所述位線與所述第一垂直存儲串的溝道的上端部連接；以及

源極線，所述源極線與所述第二垂直存儲串的溝道的上端部連接。

9.如權利要求1所述的非易失性存儲器件，還包括：

N型雜質區(qū)，所述N型雜質區(qū)被形成在所述有源區(qū)中，以被設置在所述第一垂直存儲串的溝道與所述第二垂直存儲串的溝道之間。

10.如權利要求1所述的非易失性存儲器件，

其中，所述襯底包括未設置所述第一垂直存儲串和所述第二垂直存儲串的外圍電路區(qū)，以及

其中，所述非易失性存儲器件還包括：

外圍電路柵極，所述外圍電路柵極被設置在所述外圍電路區(qū)的有源區(qū)之上，位于與所述底柵的同一層上，以及由與所述底柵相同的物質形成。

11.一種非易失性存儲器件，包括：

襯底，所述襯底包括由P型半導體構成的多個有源區(qū)；以及

第一垂直存儲串和第二垂直存儲串，所述第一垂直存儲串和所述第二垂直存儲串被設置在每個有源區(qū)之上，其中，所述第一存儲串和所述第二存儲串每個都包括從所述襯底垂直延伸的溝道、多個存儲器單元以及選擇晶體管，其中，所述多個存儲器單元和所述選擇晶體管沿著所述溝道布置；以及

其中，在所述多個存儲器單元之中的最下面的存儲器單元的字線控制所述第一垂直存儲串與所述第二垂直存儲串的連接。

12.如權利要求11所述的非易失性存儲器件，其中，所述最下面的存儲器單元的字線以在所述有源區(qū)中形成反型區(qū)的方式，來將所述第一垂直存儲串與所述第二垂直存儲串彼此連接。

13.如權利要求12所述的非易失性存儲器件，還包括：

柵電介質層，所述柵電介質層被插入在所述最下面的存儲器單元的字線與所述有源區(qū)之間，并且具有形成所述反型區(qū)所需的厚度。