[發明專利]帶有可編程塊和模擬電路控制的集成電路器件

有效

• 申請號: 201210556928.9
• 申請日: 2012-12-20
• 公開（公告）號: CN103365723B
• 公開（公告）日: 2017-04-12
• 發明（設計）人: 吉恩-保羅·凡尼泰格姆
• 申請（專利權）人: 賽普拉斯半導體公司
• 主分類號: G06F9/50
• 分類號: G06F9/50
• 代理公司: 北京安信方達知識產權代理有限公司11262
• 代理人: 周靖,鄭霞

技術領域

本公開一般涉及具有可編程塊的集成電路器件，更特別地涉及具有固定模擬功能的器件。

背景技術

傳統的系統和集成電路器件可以包括模擬功能和數字處理的混合。在一些系統級芯片器件中，可以包括逐次逼近寄存器型數字模擬轉換器（SARDAC）以及中央處理單元（CPU）。CPU可以配置SARDAC并且然后從SARDAC接收轉換值。如需要，CPU可以根據需要重新配置SARDAC。

這種傳統的器件在性能上會具有局限，尤其是在需要高采樣頻率的情況下。在這種應用中，SARDAC控制會消耗大量的CPU資源。結果，CPU執行其他任務的能力下降，反應延遲會增加，功率消耗會很高。在足夠高的頻率下，CPU負載會如此之高以至于它不再能完成主要任務。另外，配置器件來響應于如此的高頻率會需要更復雜的配置/操作碼（即，固件），因此需要額外的存儲器資源。

附圖說明

圖1是根據一實施方案的集成電路（IC）器件的示意框圖。

圖2是根據一實施方案的具有模擬數字轉換器（ADC）作為固定功能模擬電路的IC器件的示意框圖。

圖3是顯示根據一實施方案的采樣操作的時序圖。

圖4A是傳統ADC采樣過程的時序圖。

圖4B是根據一實施方案的ADC的采樣過程的時序圖。

圖5是根據一實施方案的ADC采樣操作的時序圖。

圖6是根據一實施方案的系統級芯片IC器件的示意框圖。

圖7是根據一實施方案的逐次逼近寄存器型（SAR）ADC電路的示意框圖。

圖8是實施方案中可包括的SAR多路復用器電路的示意框圖。

圖9是實施方案中可包括的可編程模擬塊的示意框圖。

圖10是根據一特定實施方案的ADC定序器的示意框圖。

圖11是根據一實施方案的方法的流程圖。

圖12是根據另一實施方案的方法的流程圖。

具體實施方式

現將描述各種實施方案，其示出了集成電路器件、具有處理器和一個或多個帶有固定功能模擬電路的模擬塊的系統和方法。該固定功能模擬電路可以獨立于該處理器用專門的定序器電路和/或用可編程數字電路塊進行配置和/或控制。相應地，該固定功能模擬電路可以進行操作而不消耗處理器資源。

在以下實施方案中，類似的項目通過相同的參考符號表示，但是前導數字（leading?digit）對應圖的編號。

圖1是根據一實施方案的集成電路器件100的示意框圖。集成電路器件100可以包括處理器部分102、一個或多個可編程數字塊（以下“數字塊”）104、可編程模擬塊（以下“模擬塊”）106-0至-n、可編程輸入/輸出（I/O）結構108、和到該IC器件100的多個外部連接件110。

處理器部分102可以包括能執行所保存的指令的一個或多個中央處理單元（CPU）。處理器部分102可以包括適合的處理器資源，包括但不限于非易失存儲器、易失性存儲器、中斷控制、時鐘資源和功率控制電路。在所示實施方案中，處理器部分102可以與數字塊104經由總線112進行通信。在一些實施方案中，處理器部分102可以具有到模擬塊（106-0至-n）的一些信號路徑，例如中斷等。這種信號路徑可以經由可編程信號路徑或專門的信號路徑。

模擬塊（106-0至-n）可以通過配置數據（CFG）是可編程的，以提供各種模擬電路功能。一個或多個模擬塊（106-0至106-n）可以包括執行預定模擬電路功能的固定功能模擬電路。這種固定功能模擬電路可以包括但不限于數據轉換器，包括模擬-數字轉換器（ADC）和數字-模擬轉換器（DAC）；比較器；運算放大器；模擬參考電路（例如，模擬參考電壓/電流的發生器）；電容傳感電路；顯示器驅動電路（例如LCD驅動器）；充電泵(charge?pump)電路；模擬過濾器；和溫度傳感電路。可以理解的是，固定功能模擬電路可以具有能夠通過數字值進行設置/控制的不同配置和/或操作模式。

在所示實施方案中，各模擬塊（106-0至-n）可以具有可編程切換部分（以下“切換部分”）（114-0至-n）。各切換部分（114-0至-n）可以使得在模擬塊（106-0至-n）自身之間和/或在模擬塊（106-0至-n）和可編程I/O結構108之間產生各種可編程信號路徑的任一種。可以理解的是，這種模擬信號路徑的產生可以是靜態的（例如，通過配置數據CFG）或動態的。在所示的特定實施方案中，模擬信號路徑可以通過數字塊104進行控制。