[發(fā)明專利]FPGA自動加載邏輯的裝置及方法

在審

• 申請?zhí)枺?/td>: 201210538854.6
• 申請日: 2012-12-13
• 公開（公告）號: CN103870292A
• 公開（公告）日: 2014-06-18
• 發(fā)明（設計）人: 陳超;郭曉光;孫藝
• 申請（專利權(quán)）人: 中國航空工業(yè)集團公司洛陽電光設備研究所
• 主分類號: G06F9/445
• 分類號: G06F9/445
• 代理公司: 鄭州睿信知識產(chǎn)權(quán)代理有限公司 41119
• 代理人: 陳浩

技術(shù)領(lǐng)域

本發(fā)明涉及一種產(chǎn)品運行過程中FPGA自動加載邏輯的裝置及方法。

背景技術(shù)

現(xiàn)在電路設計中，隨著FPGA（Field?Programmable?Gate?Array，現(xiàn)場可編程門陣列）芯片集成度不斷提高，越來越多的設計采用FPGA加外圍電路的架構(gòu)，通過利用FPGA內(nèi)部豐富的邏輯資源來實現(xiàn)自己的功能。以FPGA為核心的設計架構(gòu)對FPGA的可靠性提出了更高的要求。現(xiàn)在復雜的FPGA芯片,邏輯都是需要首先存儲到FLASH等存儲器中，系統(tǒng)上電時，通過特定的接口，將數(shù)據(jù)從FLASH加載到FPGA中運行。

為了實現(xiàn)對FPGA加載邏輯的控制，現(xiàn)在普遍的作法是在電路中通過CPU或DSP芯片等控制器來監(jiān)控FPGA運行情況，控制是否對FPGA進行復位和邏輯的在線加載。這種作法的缺點在于：1）增加CPU或DSP等芯片成本較高；2）CPU或DSP芯片本身運行有時也會出現(xiàn)錯誤，或在某些惡劣環(huán)境條件下，會出現(xiàn)運行異常，這時就無法實現(xiàn)對FPGA電路的監(jiān)控和恢復，可靠性較差。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種FPGA自動加載邏輯的裝置，以解決現(xiàn)有FPGA加載邏輯的成本高或可靠性差的問題。

為實現(xiàn)上述目的，本發(fā)明的FPGA自動加載邏輯的裝置包括通過信號線對應相連的FPGA芯片和FLASH存儲器，還包括看門狗芯片，該看門狗芯片的復位輸出信號RESET端與FPGA芯片的啟動加載信號PROGRAM_B端相連，看門狗芯片的喂狗信號WDI端與FPGA芯片的對應WDI信號端相連。

本發(fā)明還提供了FPGA自動加載邏輯的方法，步驟如下：

（1）產(chǎn)品上電，F(xiàn)PGA自動從FLASH芯片中加載邏輯，在看門狗喂狗信號超時時間內(nèi)，邏輯加載成功，進入步驟（2），否則轉(zhuǎn)入步驟（3）；

（2）運行邏輯，若能實現(xiàn)正常喂狗，則轉(zhuǎn)入步驟（5），否則進入步驟（3）；

（3）FPGA無法正常喂狗，看門狗裝置的RESET信號輸出低脈沖；

（4）重新加載邏輯，直到系統(tǒng)恢復正常運行。

（5）復位輸出RESET信號一直為高，系統(tǒng)正常運行。

本發(fā)明的FPGA自動加載邏輯的裝置將看門狗芯片與FPGA自動加載邏輯電路相連，將看門狗芯片的喂狗信號WDI上拉，并引入FPGA邏輯中，在產(chǎn)品運行過程中需要定時喂狗，將看門狗芯片復位輸出RESET信號與FPGA啟動加載邏輯信號PROGRAM_B相連，當FPGA加載邏輯不成功或產(chǎn)品運行不正常，沒有正常喂狗時，RESET信號會輸出低脈沖，啟動FPGA加載邏輯時序，直到邏輯加載成功產(chǎn)品正常運行，不使用其他CPU或DSP等控制芯片，即可實現(xiàn)對FPGA運行情況的監(jiān)控和邏輯的自動加載，裝置成本降低且提高了控制的可靠性。

附圖說明

圖1是本發(fā)明FPGA自動加載邏輯的裝置原理圖；

圖2是本發(fā)明實施例的使用方法流程圖。

具體實施方式

下面結(jié)合附圖對本發(fā)明做進一步詳細的說明。

本發(fā)明裝置實施例：

圖1為FPGA自動加載邏輯的裝置原理示意圖。FPGA自動加載邏輯的裝置包括通過信號線對應相連的FPGA芯片和FLASH存儲器，還包括看門狗芯片，該看門狗芯片的復位輸出信號RESET端與FPGA芯片的啟動加載信號PROGRAM_B端相連，看門狗芯片的喂狗信號WDI端與FPGA芯片的對應WDI信號端相連。

在本例中對FPGA進行Slave?Serial配置，假定FPGA加載模式為從串，CF信號不使用。看門狗芯片的選擇必須滿足其超時時間小于FPGA加載邏輯且運行后第一次正常喂狗所需時間和。

將看門狗芯片的喂狗信號WDI引入FPGA邏輯中，產(chǎn)品正常運行過程中，F(xiàn)PGA內(nèi)部邏輯實現(xiàn)定期喂狗，須將此信號通過上拉，置于穩(wěn)定電壓狀態(tài)，防止FPGA三態(tài)緩存輸出喂狗。將看門狗芯片復位輸出信號RESET端與FPGA啟動加載信號PROGRAM_B端相連。

看門狗、FLASH和FPGA的其他信號根據(jù)用戶使用情況進行正常連接。

本發(fā)明方法實施例：

圖1所示的裝置實現(xiàn)FPGA自動下邏輯的方法流程圖如圖2所示。具體步驟如下：

步驟1、產(chǎn)品上電，F(xiàn)PGA自動從FLASH芯片中加載邏輯，在看門狗喂狗信號超時時間內(nèi)，邏輯加載成功并運行邏輯實現(xiàn)正常喂狗，否則轉(zhuǎn)入步驟3；

步驟2、產(chǎn)品在正常運行時，F(xiàn)PGA內(nèi)部邏輯根據(jù)看門狗芯片要求能夠?qū)崿F(xiàn)正常喂狗時，復位輸出RESET*信號一直為高，否則轉(zhuǎn)入步驟3；