[發明專利]基于FPGA的連續上傳高速數據采集裝置及方法

無效

• 申請號: 201210525069.7
• 申請日: 2012-12-10
• 公開（公告）號: CN103034150A
• 公開（公告）日: 2013-04-10
• 發明（設計）人: 李德和;史振國;高明;于娟
• 申請（專利權）人: 威海北洋電氣集團股份有限公司
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 威海科星專利事務所 37202
• 代理人: 于濤

1.一種基于FPGA的連續上傳高速數據采集裝置，包括用于采集模擬信號的數據采集單元，與所述數據采集單元的信號輸出端相連接的，用于對數據進行處理的FPGA處理單元，與所述FPGA處理單元相連接的微處理器，以及與所述微處理器通過通信接口相連接的上位機，其特征在于所述FPGA處理單元內設有用于接收數據采集單元所采集的信息的數據接收模塊，與所述數據接收模塊相連接的用于對數據進行累加處理的累加處理模塊，與所述累加處理模塊相連接的用于存儲數據的雙口RAM，其中所述累加處理模塊由與數據接收模塊相連接的通道選擇I模塊，分別與通道選擇I的輸出端相連接的第一累加處理模塊、第二累加處理模塊，以及輸入端分別與第一累加處理模塊、第二累加處理模塊的輸出端相連接的通道選擇II模塊組成，其中通道選擇II模塊的輸出端與雙口RAM相連接。

2.根據權利要求1所述的一種基于FPGA的連續上傳高速數據采集裝置，其特征在于設有兩個以上數據采集單元，兩個以上數據采集單元分別與FPGA處理單元相連接，FPGA處理單元內設有與兩個以上數據采集單元一一相對應的兩個以上數據處理單元，所述數據處理單元由數據接收模塊、與數據接收模塊相連接的累加處理模塊、與累加處理模塊相連接的雙口RAM組成，兩個以上的數據處理單元的輸出端分別與FPGA處理單元內的數據轉存與上傳模塊相連接。

3.根據權利要求2所述的一種基于FPGA的連續上傳高速數據采集裝置，其特征在于數據采集單元由差分放大單元、A/D轉換單元組成，差分放大單元的輸出端與A/D轉換單元相連接，A/D轉換單元的輸出端與FPGA處理單元相連接，形成一條數據采集通路。

4.根據權利要求2所述的一種基于FPGA的連續上傳高速數據采集裝置，其特征在于所述數據采集單元內設有兩條并行的數據采集通路，即兩條均設有相連接的差分放大單元、A/D轉換單元且與FPGA處理單元相連接的數據采集通路，FPGA處理單元內還設有分別與兩條數據采集通路中的A/D轉換單元相連接的第一時鐘模塊和第二時鐘模塊，其中第一時鐘模塊與第二時鐘模塊的時鐘輸出相位相差180°。

5.根據權利要求4所述的一種基于FPGA的連續上傳高速數據采集裝置，其特征在于所述微處理器采用MCU實現，MCU通過通信接口與上位機相連接，以接收和處理上位機的命令信息，同時MCU還與FPGA處理單元相連接，FPGA處理單元內對應設有分別與MCU相連接的數據轉存與上傳模塊、指令接收與處理模塊，以及輸入端與指令接收與處理模塊相連接而輸出端與累加處理模塊相連接的參數配置模塊，其中數據轉存與上傳模塊的輸入端與雙口RAM的輸出端相連接，指令接收與處理模塊分別與參數配置模塊、數據轉存與上傳模塊相連接。

6.根據權利要求5所述的一種基于FPGA的連續上傳高速數據采集裝置，其特征在于FPGA處理單元內還設有觸發信號選擇模塊、與內參數配置模塊相連接的內觸發信號產生模塊，其中觸發信號選擇模塊分別與外界觸發信號、內觸發信號產生模塊相連接，觸發信號選擇模塊與累加處理模塊相連接。

7.根據權利要求6所述的一種基于FPGA的連續上傳高速數據采集裝置，其特征在于設有SRAM，SRAM與FPGA處理單元內的數據轉存與上傳模塊相連接。

8.一種采用如權利要求7所述的基于FPGA的連續上傳高速數據采集裝置的數據采集方法，其特征在于包括以下步驟：

步驟1：裝置上電初始化，微處理器與上位機建立通信，接收上位機發送的指令信息，微處理器對指令進行解析并將解析結果發送至FPGA處理單元內的指令接收與處理模塊，

步驟2：指令接收與處理模塊將參數配置信息發送給參數配置模塊，參數配置模塊據此進行參數配置，包括累加次數、采樣點數的配置，

步驟3：觸發信號選擇模塊根據觸發信號選擇指令選擇接收由內觸發信號產生模塊產生的內觸發信號或者接收外觸發信號，選擇完畢后采集工作開始，

步驟4：數據采集單元內的兩路并行的數據采集通路在第一時鐘模塊和第二時鐘模塊的控制下，交替進行數據采集，并將采集結果由AD轉換模塊輸出至與該數據采集單元相對應的數據接收模塊，數據接收模塊接收數據后，將數據送入與其相連接的累加處理模塊，

步驟5：累加處理模塊首先經通道選擇I模塊判斷本次累加是奇數次或是偶數次，當本次累加處理為第奇數次，通道選擇I模塊打開與第一累加處理模塊之間的數據通路，第一累加處理模塊對數據接收模塊的數據進行累加，得到累加結果，然后判斷是否達到規定的累加次數，如果是，則停止累加，否則繼續執行下一次累加處理，與此同時，第二累加處理模塊與通道選擇II模塊之間的數據通路打開，第二累加處理模塊將其內的累加結果上傳至與累加處理模塊相連接的雙口RAM；當本次累加處理為第偶數次，通道選擇I模塊開通與第二累加處理模塊之間的數據通路，第二累加處理模塊對數據接收模塊內的數據進行累加處理，得到累加結果，并判斷是否達到規定的累加次數，如果是，則停止累加，否則繼續執行下一次累加處理，與此同時，通道選擇II模塊與第一累加處理模塊之間的數據通路打開，第一累加處理模塊將其內的累加結果上傳至雙口RAM，

步驟6：數據轉存與上傳模塊根據指令將雙口RAM中的累加結果轉存到外部的SRAM中，然后數據轉存與上傳模塊根據指令，將SRAM中的數據經微處理器MCU上傳至上位機，

步驟7：上位機接收到數據后判斷是否停止采集，如果是，本次采集結束，否則重復執行步驟4至6。