[發明專利]基于FPGA的準循環LDPC碼的簡易編碼裝置及方法有效

申請號：	201210516609.5	申請日：	2012-12-05
公開（公告）號：	CN103001648A	公開（公告）日：	2013-03-27
發明（設計）人：	奚加榮	申請（專利權）人：	無錫創靈科技有限公司
主分類號：	H03M13/11	分類號：	H03M13/11
代理公司：	無錫市大為專利商標事務所 32104	代理人：	曹祖良
地址：	214062 江蘇省無錫市***	國省代碼：	江蘇;32
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摘要：
搜索關鍵詞：	基于 fpga 循環 ldpc 簡易編碼裝置方法
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【說明書】：

技術領域

本發明涉及一種編碼裝置及方法，尤其是一種基于FPGA的準循環LDPC碼的簡易編碼裝置及方法，屬于LDPC碼編碼的技術領域。

背景技術

LDPC（Low?Density?Parity?Check?Code，LDPC）碼屬于分組碼，早在20世紀60年代Gallager就在他的博士論文中提出了LDPC碼理論，但限于當時的硬件計算能力，一直被人們所忽略，直到1995年MacKay和Neal等人提出了可行的譯碼算法后，人們發現LDPC碼具有極佳的性能，是一種接近香農容量限的糾錯碼。隨著硬件計算能力的日漸提升，LDPC碼技術已經成為當前最炙手可熱的信道編碼技術，其糾錯能力強、編碼效率高，而且碼率從1/2到5/6或15/16可選，十分靈活。目前，LDPC碼的相關理論技術也日趨成熟，并且產生了很多成熟的研究成果，并逐漸進入了多項無線通信技術標準。例如數字廣播電視、WiMax和LTE（Long?Term?Evolution）等標準都支持LDPC編碼。LDPC碼的挑戰在于編碼復雜，并行譯碼算法的硬件開銷大。

發明內容

本發明的目的是克服現有技術中存在的不足，提供一種基于FPGA的準循環LDPC碼的簡易編碼裝置及方法，其對準循環LDPC碼有效編碼，能降低硬件邏輯資源及存儲資源，適應范圍廣。

按照本發明提供的技術方案，所述基于FPGA的準循環LDPC碼的簡易編碼裝置，包括第二單位運算模塊，接收信息向量u′，所述信息向量u′包括若干信息塊，所述信息塊采用4字節表示，第二單位運算模塊將信息向量u′接收運算后得到信息行向量u；

第三運算模塊，第三運算模塊包括常數矩陣α，將常數矩陣α的行向量用4字節表示以劃分得到若干第一常數信息塊，將所述第一常數信息塊內非0元素的位置信息作為第一常數信息塊的元素，以形成常數矩陣a′；第三運算模塊接收信息向量u′，并將信息向量u′內的元素與常數矩陣a′的元素進行與運算后進行模2求和，以得到信息矩陣P₁；

第四運算模塊，第四運算模塊包括常數矩陣β，將常數矩陣β的行向量用4字節表示以劃分得到若干第二常數信息塊，將所述第二常數信息塊內非0元素的位置信息作為第二常數信息塊的元素，以形成常數矩陣β′；第四運算模塊接收信息向量u′，并將信息向量u′內的元素與常數矩陣β′的元素進行與運算后進行模2求和，以得到信息矩陣P₂。

所述第二單位運算模塊、第三運算模塊及第四運算模塊采用FPGA實現。

所述常數矩陣α＝ET^-1A+C，常數矩陣β＝T^-1(A+BET^-1A+BC)；其中，矩陣A、矩陣B、矩陣T、矩陣C、矩陣D及矩陣E均為碼字校驗矩陣H內的矩陣元素。

一種基于FPGA的準循環LDPC碼的簡易編碼方法，所述準循環LDPC碼的簡易編碼方法包括如下步驟：

S100、將信息行向量u內的元素以4字節表示劃分得到若干信息塊，以形成信息向量u′；

S110、將常數矩陣α的行向量用4字節表示以劃分得到若干第一常數信息塊，將所述第一常數信息塊內非0元素的位置信息作為第一常數信息塊的元素，以形成常數矩陣a′；

S120、將常數矩陣β的行向量用4字節表示以劃分得到若干第二常數信息塊，將所述第二常數信息塊內非0元素的位置信息作為第二常數信息塊的元素，以形成常數矩陣β′；

S130、將信息向量u′輸入與包含常數矩陣a′的第三運算模塊內，第三運算模塊將信息向量u′內的元素與常數矩陣a′的元素進行與運算后進行模2求和，以得到信息矩陣P₁；

S140、將信息向量u′輸入與包含常數矩陣β′的第四運算模塊內，將信息向量u′內的元素與常數矩陣β′的元素進行與運算后進行模2求和，以得到信息矩陣P₂。

本發明的優點：可以合理有效地利用FPGA資源，以移位寄存器方式實現LDPC碼的編碼，采取流水線結構減少FPGA硬件邏輯資源，通過矩陣變換，以非0元素的位置代替原稀疏矩陣的矩陣表示，從而大大降低了RAM存儲資源，節省了編碼器的硬件資源。

附圖說明

圖1為現有編碼裝置的結構框圖。

圖2為本發明編碼裝置的結構框圖。