[發(fā)明專利]一種高速串行通訊接口自適應(yīng)時序校準(zhǔn)方法

有效

• 申請?zhí)枺?/td>: 201210516499.2
• 申請日: 2012-11-30
• 公開（公告）號: CN103036667A
• 公開（公告）日: 2013-04-10
• 發(fā)明（設(shè)計）人: 孫強(qiáng);施蕾;田宇斌;葉有時;劉群;劉波;吳一帆
• 申請（專利權(quán)）人: 北京控制工程研究所
• 主分類號: H04L7/00
• 分類號: H04L7/00
• 代理公司: 中國航天科技專利中心 11009
• 代理人: 安麗

技術(shù)領(lǐng)域

本發(fā)明涉及一種邏輯電路設(shè)計，特別是一種高速串行通訊接口自適應(yīng)時序校準(zhǔn)方法，適用于高速串行通訊接口的時序校準(zhǔn)。

背景技術(shù)

交會對接任務(wù)對光學(xué)敏感設(shè)備的像素和圖像處理效率有了更高的要求，因此需采用更高速度的串行總線將圖像數(shù)據(jù)下傳到處理單元進(jìn)行運(yùn)算。由于星載應(yīng)用，國內(nèi)尚無法獲取專用的宇航等級圖像收發(fā)芯片，因此一般采用具有抗輻照能力的FPGA芯片作為圖像收發(fā)和處理單元。高速串行總線分為一路公用時鐘，一路控制信號，若干路數(shù)據(jù)傳輸。FPGA若采用常規(guī)全同步設(shè)計方法，根據(jù)香濃采樣定律，F(xiàn)PGA的采樣時鐘需為串行總線時鐘的2倍以上，當(dāng)傳輸頻率達(dá)到百兆bps或以上時，實現(xiàn)如此高頻率的FPGA設(shè)計，極大的增加了芯片選型的難度和設(shè)計難度，同時也增加了功耗。

在高速串行通訊接口設(shè)計時也存在著如下應(yīng)用問題需要解決

由于電纜、PCB等鏈路延時，造成各路數(shù)據(jù)信號、控制信號與時鐘信號之間產(chǎn)生相位偏差，使得某些通道的數(shù)據(jù)超前于時鐘沿，某些滯后于時鐘沿，某些甚至在時鐘沿附近數(shù)據(jù)處于不穩(wěn)定狀態(tài)，對數(shù)據(jù)的正確接收產(chǎn)生影響；串行數(shù)據(jù)的接收是通過移位寄存器將串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，并加以鎖存，供外部設(shè)備讀取。但由于每個像素數(shù)據(jù)沒有相關(guān)的同步信號，如何在一個數(shù)據(jù)序列中確認(rèn)每一個像素數(shù)據(jù)位的起始和結(jié)束并加以鎖存，確保串行數(shù)據(jù)正確接收也是需要解決的關(guān)鍵問題。

發(fā)明內(nèi)容

本發(fā)明的技術(shù)解決問題是：提供一種高速串行通訊接口時序自適應(yīng)校準(zhǔn)方法，該方法實現(xiàn)簡單并有效降低了功耗。

本發(fā)明的技術(shù)解決方案是：一種高速串行通訊接口自適應(yīng)時序校準(zhǔn)方法，其特點在于采用FPGA實現(xiàn)，步驟如下：

(1)將高速串行通訊接口設(shè)定為校準(zhǔn)模式；

(2)將高速串行通訊接口收到的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)；

(3)調(diào)整采樣時鐘相位或采樣延時，得到最佳采樣點；

(4)將步驟(3)的最佳采樣點對高速串行通訊接口進(jìn)行配置；

(5)高速串行通訊接口重新將接收到的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)；

(6)將步驟(5)得到的并行數(shù)據(jù)與預(yù)設(shè)值進(jìn)行比對，根據(jù)比對結(jié)果調(diào)整并行數(shù)據(jù)鎖存時刻，使得高速串行通訊接口接收到的并行數(shù)據(jù)與預(yù)設(shè)值一致；

(7)將步驟(6)得到的數(shù)據(jù)鎖存時刻結(jié)果對高速串行通訊接口進(jìn)行配置；

(8)將高速串行通訊接口設(shè)定為傳數(shù)模式。

所述步驟(3)具體實現(xiàn)如下：對于具有IO端口延遲調(diào)整功能的FPGA，調(diào)整采樣延時，得到最佳采樣點，方法如下：

設(shè)置IDELAY模塊的延遲參數(shù)為n，n＝0～63，并對高速串行通訊接口數(shù)據(jù)進(jìn)行多次連續(xù)采樣，若多次連續(xù)采樣值相等，則說明采樣處于穩(wěn)定區(qū)域，否則說明采樣處于不穩(wěn)定區(qū)域；當(dāng)n從0以1為當(dāng)量遞增過程中，尋找到采樣由不穩(wěn)定到穩(wěn)定或由穩(wěn)定變化為不穩(wěn)定時n的對應(yīng)值，即為n1和n2；若n＝0時即為穩(wěn)定，或n＝63時即為穩(wěn)定，則對應(yīng)的邊界值設(shè)定為0或63；最終選擇n1與n2的中間值，即N＝(n1+n2)/2作為IDELAY模塊最終的延遲參數(shù)，即最佳采樣點。

所述步驟(3)具體實現(xiàn)如下：對于具有時鐘相位管理功能的FPGA，調(diào)整采樣時鐘相位，得到最佳采樣點，方法如下：

利用FPGA內(nèi)部的鎖相環(huán)或數(shù)字時鐘管理器對采樣時鐘進(jìn)行相位調(diào)整；生成以360°/N為變化的N個時鐘，記為pclk1～pclkN；分別利用每個時鐘對高速串行通訊接口數(shù)據(jù)進(jìn)行采樣，若連續(xù)多次采樣正確則認(rèn)為穩(wěn)定；找到臨界的兩個時鐘pclk(N1)與pclk(N2)，則選擇pclk((N1+N2)/2)作為最終的采樣時鐘從而尋找到最佳的采樣點。

所述步驟(6)具體實現(xiàn)如下：

若串并轉(zhuǎn)換結(jié)果與預(yù)設(shè)值不同，則產(chǎn)生一個控制信號，使得串并轉(zhuǎn)換舍棄一個bit的采樣數(shù)據(jù)，重新進(jìn)行串并轉(zhuǎn)換后再進(jìn)行比較，如此往復(fù)執(zhí)行，直至串并轉(zhuǎn)換結(jié)果與預(yù)設(shè)值相同，表明數(shù)據(jù)已同步；若已經(jīng)循環(huán)M次，M為串并轉(zhuǎn)換的數(shù)據(jù)位寬，比對仍失敗，則返回步驟(3)，重新調(diào)整最佳采樣點。

本發(fā)明與現(xiàn)有技術(shù)相比有益效果為：

(1)本發(fā)明采用異步設(shè)計，以高速串行總線時鐘作為高速串行通訊接口采樣時鐘而不是FPGA的系統(tǒng)時鐘，F(xiàn)PGA的系統(tǒng)時鐘可低于采樣時鐘，從而降低了FPGA的系統(tǒng)時鐘頻率，低功耗的；

(2)本發(fā)明對高速串行通訊接口的采樣時鐘相位或采樣延時進(jìn)行自適應(yīng)調(diào)整，并保證了數(shù)據(jù)對齊與同步，確保數(shù)據(jù)采樣準(zhǔn)確。

(3)本發(fā)明邏輯簡單，可進(jìn)一步在ASIC領(lǐng)域得到應(yīng)用。

附圖說明