[發明專利]半導體器件的形成方法及半導體器件

在審

• 申請號: 201210514558.2
• 申請日: 2012-12-04
• 公開（公告）號: CN103855023A
• 公開（公告）日: 2014-06-11
• 發明（設計）人: 邱慈云;呂瑞霖;林愛梅
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/768;H01L29/78
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體制造技術，特別涉及一種半導體器件的形成方法及半導體器件。

背景技術

隨著半導體技術不斷發展，半導體器件的尺寸在不斷地縮小，對應的半導體器件內各部分結構的尺寸也在等比例地縮小。以MOS晶體管為例，隨著MOS晶體管的整體尺寸不斷縮小，相應的，MOS晶體管的源漏區、柵極和柵介質層的尺寸也在不斷地減小。專利號為US6171910B1的美國專利文獻公開了一種縮小MOS晶體管尺寸的方法。

參考圖1和圖2，圖2是圖1沿AA方向的剖面示意圖。現有技術中，MOS晶體管的結構具體包括：襯底100；位于襯底100內的淺溝槽隔離結構101，相鄰兩個淺溝槽隔離結構101之間并且在襯底上的柵極102，在襯底內，并且位于柵極102兩側的源極103和漏極104；覆蓋襯底100和柵極102表面的層間介質層106；在層間介質層內部形成源極導電插塞107和漏極導電插塞108。

現有的MOS晶體管的整體尺寸無法進一步縮小。

發明內容

本發明解決的問題是現有的MOS晶體管的整體尺寸無法進一步縮小。

為解決上述問題，本發明提供了一種MOS晶體管的形成方法，包括：

提供襯底，在所述襯底內形成隔離結構；

在相鄰的所述隔離結構之間的襯底上形成柵極；以所述柵極為掩膜，在柵極和隔離結構之間的襯底內進行離子注入，形成源極和漏極；

在隔離結構、源極和漏極的表面形成導電層；

形成層間介質層，覆蓋所述襯底、導電層和柵極表面；

在所述層間介質層中形成通孔，所述通孔的底部暴露出導電層；

在所述通孔內填充導電材料，形成導電插塞。

可選的，所述導電層的材料為多晶硅化物或金屬。

可選的，當導電層的材料為多晶硅化物時，形成多晶硅化物的工藝包括：

在隔離結構、源極和漏極表面形成多晶硅層；

在所述多晶硅層上形成金屬層；

對形成金屬層的多晶硅層進行退火處理。

可選的，所述柵極的材料為多晶硅，所述金屬層也形成在所述柵極上。

可選的，所述金屬層的材料為鈦或鈷。

可選的，當導電層的材料為金屬時，所述導電層與導電插塞之間的接觸電阻、與源極和漏極之間的接觸電阻均小于100μΩ-cm。

可選的，所述導電層的材料為鎢或銅；所述導電材料為鎢或銅。

可選的，形成導電層的工藝為濺射工藝。

可選的，所述隔離結構為淺溝槽隔離結構或局部場氧化隔離結構。

可選的，形成柵極的步驟之后，形成源極和漏極之前還包括步驟：在柵極的周圍形成側墻。

可選的，在隔離結構、源極和漏極的表面形成導電層的同時，所述側墻表面也形成導電層。

本發明還提供一種半導體器件，包括：

襯底，

位于襯底內的隔離結構，位于相鄰隔離結構之間并且在襯底上的柵極，在襯底內，并且位于柵極與隔離結構之間的源極和漏極；

導電層，位于隔離結構、源極和漏極表面；

層間介質層，覆蓋所述襯底、導電層和柵極表面；

導電插塞，在層間介質層內，并且位于導電層上。

可選的，所述柵極兩側還具有側墻，所述側墻表面也具有導電層。

可選的，所述導電層的材料為多晶硅化物或金屬。

與現有技術相比，本發明的技術方案具有以下優點：

在隔離結構、源極和漏極表面形成導電層，在所述襯底、導電層和柵極表面形成層間介質層，在所述層間介質層中形成導電插塞，所述導電插塞的位置在所述隔離結構上面的導電層上，由于在隔離結構、源極、漏極上增加了導電層，可以將與源極、漏極電連接的導電插塞的形成位置移至隔離結構上方。這樣可以縮小源極、漏極與柵極、隔離結構之間的距離，可以使得現有技術中無法繼續減小MOS晶體管的總尺寸的情況下，將MOS晶體管的總尺寸進行進一步減小，而且還不影響MOS晶體管的性能，從而減少MOS晶體管在芯片中占用面積。

附圖說明

圖1是現有技術的多個MOS晶體管的俯視結構示意圖；

圖2是圖1的MOS晶體管沿AA方向的剖面結構示意圖；

圖3是本發明實施例的半導體器件的形成方法的流程示意圖；

圖4至圖8是本發明實施例的半導體器件的形成過程的剖面結構示意圖；

圖9是本發明實施例的多個MOS晶體管的俯視結構示意圖；