[發(fā)明專利]一種后柵工藝假柵的制造方法和后柵工藝假柵

有效

• 申請?zhí)枺?/td>: 201210510130.0
• 申請日: 2012-12-03
• 公開（公告）號: CN103854985A
• 公開（公告）日: 2014-06-11
• 發(fā)明（設(shè)計）人: 李春龍;李俊峰;閆江;趙超
• 申請（專利權(quán)）人: 中國科學院微電子研究所
• 主分類號: H01L21/28
• 分類號: H01L21/28
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 王寶筠

技術(shù)領(lǐng)域

本發(fā)明涉及半導體技術(shù)領(lǐng)域，尤其涉及一種后柵工藝假柵的制造方法和后柵工藝假柵。

背景技術(shù)

隨著集成電路制造技術(shù)的不斷發(fā)展，MOS晶體管的特征尺寸也越來越小，為了降低MOS晶體管柵極的寄生電容，提高器件速度，高K柵介電層與金屬柵極的柵極疊層結(jié)構(gòu)被引入到MOS晶體管中。為了避免金屬柵極的金屬材料對晶體管其他結(jié)構(gòu)的影響，所述金屬柵極與高K柵介電層的柵極疊層結(jié)構(gòu)通常采用“后柵（gate?last）”工藝制作。

所謂后柵工藝是指：提供半導體襯底，所述半導體襯底上形成有假柵結(jié)構(gòu)和位于所述半導體襯底上覆蓋所述假柵結(jié)構(gòu)的刻蝕阻擋層，在所述刻蝕阻擋層表面形成層間介質(zhì)層；以所述假柵結(jié)構(gòu)表面作為停止層，對所述層間介質(zhì)層和刻蝕阻擋層進行化學機械研磨；除去所述假柵結(jié)構(gòu)后形成溝槽；通過物理氣相沉積或金屬靶濺射的方法向所述溝槽內(nèi)填充金屬，以形成金屬柵電極層；用化學機械研磨法研磨金屬柵電極層直至露出層間介質(zhì)層，形成金屬柵。

因此，在后柵工藝中，假柵的制造至關(guān)重要。但目前，由于受到物理機制、工藝技術(shù)以及加工手段等方面的限制，45nm~32nm技術(shù)帶中，假柵的關(guān)鍵尺寸、以及假柵的剖面形貌還無法精準控制，從而影響了柵極線條的粗糙度，無法保證器件的性能及其穩(wěn)定性。

發(fā)明內(nèi)容

有鑒于此，本公開實施例提供一種后柵工藝假柵的制作方法，該方法包括：

提供半導體襯底；

在所述半導體襯底上生長柵極氧化層；

在所述柵極氧化層上淀積底層非晶硅；

在所述底層非晶硅上淀積氧化膜-氮化膜-氧化膜（ONO）結(jié)構(gòu)硬掩膜；

在所述ONO結(jié)構(gòu)硬掩膜上淀積頂層非晶硅；

在所述頂層非晶硅上淀積硬掩膜層；

在所述硬掩膜層上形成寬度為32nm~45nm的光刻膠線條；

以所述光刻膠線條為標準，對所述硬掩膜層、頂層非晶硅、ONO結(jié)構(gòu)硬掩膜和底層非晶硅進行刻蝕，并去除所述硬掩膜層和頂層非晶硅。

優(yōu)選的，所述以光刻膠線條為標準，對所述硬掩膜層、頂層非晶硅、ONO結(jié)構(gòu)硬掩膜和底層非晶硅進行刻蝕，并去除所述光刻膠線條、硬掩膜層和頂層非晶硅，包括：

將所述光刻膠線條作為所述硬掩膜層的掩膜，對所述硬掩膜層進行刻蝕，去除所述光刻膠線條；

將所述硬掩膜層作為所述頂層非晶硅的掩膜，對所述頂層非晶硅進行刻蝕；

將所述硬掩膜層和所述頂層非晶硅作為ONO結(jié)構(gòu)硬掩膜的掩膜，對所述ONO結(jié)構(gòu)硬掩膜進行刻蝕，去除所述硬掩膜層；

將所述頂層非晶硅和所述ONO結(jié)構(gòu)硬掩膜作為所述底層非晶硅的掩膜，對所述底層非晶硅進行刻蝕，去除所述頂層非晶硅。

優(yōu)選的，所述在所述柵極氧化層上淀積底層非晶硅，包括：

采用低壓化學氣相淀積工藝在所述柵極氧化層上淀積底層非晶硅。

優(yōu)選的，所述底層非晶硅厚度為600A~1200A。

優(yōu)選的，所述在所述底層非晶硅上淀積ONO結(jié)構(gòu)硬掩膜，包括：

通過等離子體增強化學氣相淀積工藝在底層非晶硅上淀積底部氧化膜；

通過低壓化學氣相淀積工藝在所述底部氧化膜上淀積氮化膜；

通過常壓化學氣相淀積工藝在所述氮化膜上淀積頂部氧化膜。

優(yōu)選的，所述底部氧化膜的厚度為80A~120A，所述氮化膜的厚度為160A~240A，所述頂部氧化膜的厚度為500A~800A。

優(yōu)選的，所述在所述ONO結(jié)構(gòu)硬掩膜上淀積頂層非晶硅和硬掩膜層，包括：

通過低壓化學氣相淀積工藝在所述ONO結(jié)構(gòu)硬掩膜上淀積頂層非晶硅；

通過熱氧化工藝在所述頂層非晶硅上淀積硬掩膜層。

優(yōu)選的，所述頂層非晶硅厚度為300A~400A，所述硬掩膜層厚度為300A~400A。

本公開實施例還提供了一種后柵工藝假柵，包括：半導體襯底，位于所述半導體襯底表面的柵極氧化層，位于所述柵極氧化層表面的非晶硅層，和位于所述非晶硅層上的ONO結(jié)構(gòu)硬掩膜，所述非晶硅層和所述ONO結(jié)構(gòu)硬掩膜的寬度為32nm~45nm。

優(yōu)選的，所述ONO結(jié)構(gòu)硬掩膜包括：底部氧化膜、氮化膜和頂部氧化膜。

本公開實施例所提供的后柵工藝假柵制造方法，通過采用在非晶硅上淀積ONO結(jié)構(gòu)硬掩膜，并對ONO結(jié)構(gòu)硬掩膜進行刻蝕，能精確控制柵極的關(guān)鍵尺寸，柵極的剖面形貌，并能有效改善柵極線條的粗糙度，保證了器件的性能及穩(wěn)定性。

附圖說明