[發明專利]一種通用型數字中頻接收機

無效

• 申請號: 201210507125.4
• 申請日: 2012-12-03
• 公開（公告）號: CN103036582A
• 公開（公告）日: 2013-04-10
• 發明（設計）人: 高攀峰
• 申請（專利權）人: 高攀峰
• 主分類號: H04B1/16
• 分類號: H04B1/16
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種數字中頻接收機，其特征在于，包括：多通道ADC模塊，多通道橋接模塊，多通道數字下變頻ASIC模塊，多通道FPGA處理模塊，多通道DSP處理模塊，多接口輸出模塊和DSP總控模塊，所述多通道ADC模塊的數據輸出與所述多通道橋接模塊的數據輸入連接，所述多通道橋接模塊的數據輸出與所述多通道數字下變頻ASIC模塊的數據輸入連接，所述多通道數字下變頻ASIC模塊的數據輸出與所述多通道FPGA處理模塊的數據輸入連接，所述多通道FPGA處理模塊和所述多通道DSP處理模塊之間有雙向多通道數據連接，所述多通道DSP處理模塊的數據輸出通過所述多接口輸出模塊進行最終結果的輸出，所述DSP總控模塊控制所述多通道橋接模塊、所述多通道DSP處理模塊和所述多接口輸出模塊，所述多通道DSP處理模塊接收所述DSP總控模塊的控制指令，并依據控制指令控制所述多通道數字下變頻ASIC模塊和所述多通道FPGA處理模塊。

2.根據權利要求1所述的數字中頻接收機，其特征在于：所述多通道ADC模塊包括多個并行工作的ADC芯片，總的AD通道數量為H，H＞1。

3.根據權利要求1所述的數字中頻接收機，其特征在于：所述多通道橋接模塊用CPLD或FPGA實現。

4.根據權利要求2所述的數字中頻接收機，其特征在于：所述多通道數字下變頻ASIC模塊包括多個并行工作的多通道數字下變頻ASIC芯片，所述多通道數字下變頻ASIC模塊的數字下變頻通道數量為J，J＞H，H為所述多通道ADC模塊的AD通道數量。

5.根據權利要求1所述的數字中頻接收機，其特征在于：所述多通道FPGA處理模塊包括多個并行工作的FPGA芯片，各FPGA芯片之間有雙向數據連接。

6.根據權利要求1所述的數字中頻接收機，其特征在于：所述多通道DSP處理模塊包括多個并行工作的DSP芯片。

7.根據權利要求1所述的數字中頻接收機，其特征在于：所述多接口輸出模塊包括USB、千兆以太網、WIFI和UART接口中的任意一種或者多種，每種接口的數量不限。

8.根據權利要求3所述的數字中頻接收機，其特征在于，所述多通道橋接模塊經配置以把多通道數字下變頻ASIC模塊的多個數字下變頻通道靈活分配給所述多通道ADC模塊的多個AD通道，實現AD通道和數字下變頻通道之間的靈活組合。

9.根據權利要求1所述的數字中頻接收機，其特征在于，對中頻信號的接收和處理是通過以下步驟實現的：

(1)所述多通道ADC模塊通過帶通采樣，完成一路或者L路中頻信號的數字化，并把數據傳輸到所述多通道橋接模塊，其中1＜L≤H，H為所述多通道ADC模塊總的通道數量；

(2)所述多通道橋接模塊根據本模塊的通道配置關系，把接收到的AD通道的數據傳輸到所述多通道數字下變頻ASIC模塊；

(3)所述多通道數字下變頻ASIC模塊的不同通道根據本通道的參數配置，完成本通道數據的數字下變頻處理，并完成后續的濾波處理和抽取處理，把基帶信號輸出到所述多通道FPGA處理模塊；

(4)所述多通道FPGA處理模塊進行基帶信號的底層算法處理工作，底層算法的特點是數據處理量大，但結構相對簡單，適合用FPGA進行并行處理，所述多通道FPGA處理模塊完成基帶信號的底層算法處理工作后，把數據輸出到所述多通道DSP處理模塊；

(5)所述多通道DSP處理模塊進行基帶信號的上層算法處理工作，上層算法的特點是具有復雜的控制結構，適合用DSP進行處理，所述多通道DSP處理模塊完成基帶信號的上層算法處理工作后，把處理結果輸出到多接口輸出模塊進行輸出，完成全部的處理過程。