[發明專利]占空比調整電路

在審

• 申請號: 201210507107.6
• 申請日: 2012-11-30
• 公開（公告）號: CN102983842A
• 公開（公告）日: 2013-03-20
• 發明（設計）人: 陳丹鳳
• 申請（專利權）人: 上海宏力半導體制造有限公司
• 主分類號: H03K3/017
• 分類號: H03K3/017
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 鄭瑋

技術領域

本發明涉及集成電路技術領域，尤其涉及一種不受制造工藝、電壓、溫度參數影響的占空比調整電路。

背景技術

隨著集成電路工藝的不斷發展，芯片的工作速度持續提高，工作速度的提高意味著更苛刻的時序精度，因此，對系統時鐘性能的要求也在不斷的提高。時鐘的占空比是時鐘性能中一個比較重要的性能指標。占空比（Duty?Cycle）通常指在一串理想的脈沖周期序列中（如方波），正脈沖的持續時間與脈沖周期的比值。如：占空比為50%則意味著高電平時鐘周期的寬度等于低電平時鐘周期的寬度。就目前而言，50%的占空比對數據的傳輸較有利，也是系統穩定工作的必要條件之一。例如：對于雙倍速率同步動態隨機存儲器(DDR-SDRAM，DoubleData?Rate?Synchronous?Dynamic?Random?Access?Memory)而言，其是一個時鐘周期內傳輸兩次數據，即在時鐘的上升沿和下降沿各傳輸一次數據，因此，時鐘占空比達到50%就顯得尤為重要。

在實際應用場合中，由于需要較高的頻率和嚴格的同步，系統時鐘一般通過時鐘數據恢復電路（CDR，Clock?and?Data?Recovery）、鎖相環（PLL，Phase-Locked?Loop）或延遲鎖相環（DLL，Delay-Locked?Loop）來產生。由于電路設計本身產生的失配和芯片制造過程中工藝與仿真模型的偏差，經倍頻、同步后產生的時鐘往往不能保證50%的占空比。此外，即使產生的時鐘占空比為嚴格的50%，在之后的時鐘信號的傳輸過程中，由于傳輸鏈路中存在的系統及工藝偏差，占空比也會發生失調，且在頻率較高的情況下，占空比的失調甚至可以使得時鐘信號不能正常翻轉，因此導致嚴重的時序錯誤。故除了對PLL、DLL產生的系統時鐘的占空比進行調整外，也需要對輸入時鐘的占空比進行調整。

占空比調整電路（duty?cycle?correction?circuit）或占空比調整器（DDC，DutyCycle?Corrector）用于調整時鐘信號的占空比。占空比調整電路通?？梢苑譃閿底终{整方式或模擬調整方式的占空比調整電路。數字調整方式的占空比調整電路通常具有較高的環路穩定性和較快的調整時間，但調整精度和調整的頻率的范圍、占空比范圍有限，且結構復雜。模擬調整方式的占空比調整電路則具有高精度、寬范圍、結構簡單的特點。

圖1是現有的占空比調整電路。如圖1所示的占空比調整電路為一反饋系統，其中延時單元(DU，Delay?Unit)包括多個串接的反相器。電荷泵CPA為電容C5提供充電電流和放電電流，電荷泵CPB為電容C6提供充電電流和放電電流。電容C5的充放電時間由CK₂₀決定，電容C6的充放電時間由環形振蕩器(RO，Ring?Oscillator)輸出的時鐘信號決定。圖1中所示的占空比調整電路通過改變電容C5一端的電壓V5來改變控制電壓V₁₀，進而通過控制電壓V₁₀的變化來調整輸入時鐘信號CK₁₀的占空比，以使得最終經過DU輸出的時鐘信號CK₂₀的占空比達到50%。

發明人發現，采用圖1的占空比調整電路對輸入的時鐘信號CK₁₀如：占空比小于50%的方波或正弦波，或者占空比大于50%的方波或正弦波等，進行調整后輸出的時鐘信號CK₂₀的占空比往往達不到50%。

發明人經過研究確定輸出時鐘信號CK₂₀的占空比達不到50%的主要原因是由于圖1中所示的放大器的反相輸入端輸入的參考電壓V6不穩而導致的，而參考電壓V6則取決于與電荷泵CPB相連的電容C6一端的電壓。一般來說電荷泵CPB輸出的充電電流和放電電流是相等的，因此，若對電容C6充電的時間和放電的時間相等，則電容C6一端的電壓會保持穩定，也即輸入放大器反相輸入端的參考電壓V6是穩定的。然而對電容C6進行充電和放電的時間取決于為電荷泵CPB提供時鐘信號的RO。對于RO而言，其通常由首尾相連的反相器實現，反相器是由晶體管構成的，晶體管的性能及RO的工作電壓都會對RO輸出的時鐘信號有所影響。