[發明專利]P型MOSFET的制造方法

在審

• 申請號: 201210505742.0
• 申請日: 2012-11-30
• 公開（公告）號: CN103855007A
• 公開（公告）日: 2014-06-11
• 發明（設計）人: 徐秋霞;許高博;周華杰;朱慧瓏;陳大鵬
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 蔡純

技術領域

本發明涉及半導體技術領域，具體地涉及包括金屬柵和高K柵介質層的P型MOSFET的制造方法。

背景技術

隨著半導體技術的發展，金屬氧化物半導體場效應晶體管(MOSFET)的特征尺寸不斷減小。MOSFET的尺寸縮小導致柵電流泄漏的嚴重問題。高K柵介質層的使用使得可以在保持等效氧化物厚度(EOT)不變的情形下增加柵介質的物理厚度，因而可以降低柵隧穿漏電流。然而，傳統的多晶硅柵與高K柵介質層不兼容。金屬柵與高K柵介質層一起使用不僅可以避免多晶硅柵的耗盡效應，減小柵電阻，還可以避免硼穿透，提高器件的可靠性。因此，金屬柵和高K柵介質層的組合在MOSFET中得到了廣泛的應用。金屬柵和高K柵介質層的集成仍然面臨許多挑戰，如熱穩定性問題、界面態問題。特別是由于費米釘扎效應，采用金屬柵和高K柵介質層的MOSFET難以獲得適當低的閾值電壓。

為了獲得合適的閾值電壓，P型MOSFET的有效功函數應當在Si的價帶頂附近(5.2eV左右)。對于P型MOSFET，期望選擇合適的金屬柵和高K柵介質層的組合以實現所需的閾值電壓。然而，僅僅通過材料的選擇獲得如此高的有效功函數是困難的。

發明內容

本發明的目的是提供一種改進的制造P型MOSFET的方法，其中可以在制造過程調節半導體器件的有效功函數。

根據本發明，提供一種P型MOSFET的制造方法，所述方法包括：在半導體襯底上限定P型MOSFET的有源區；在半導體襯底的表面上形成界面氧化物層；在界面氧化物層上形成高K柵介質層；在高K柵介質層上形成金屬柵層；在金屬柵層中注入摻雜離子；在金屬柵層上形成多晶硅層；將多晶硅層、金屬柵層、高K柵介質層和界面氧化物層圖案化為柵疊層；形成圍繞柵疊層的柵極側墻；以及形成源/漏區，其中，在形成源/漏區的激活退火期間，使得金屬柵中的摻雜離子擴散并聚積在高K柵介質層與金屬柵層之間的上界面和高K柵介質層與界面氧化物之間的下界面處，并且在高K柵介質層與界面氧化物之間的下界面處通過界面反應產生電偶極子。

在該方法中，一方面，在高K柵介質層的上界面處聚積的摻雜離子改變了金屬柵的性質，從而可以有利地調節相應的MOSFET的有效功函數。另一方面，在高K柵介質層的下界面處聚積的摻雜離子通過界面反應還形成合適極性的電偶極子，從而可以進一步有利地調節相應的MOSFET的有效功函數。該方法獲得的半導體器件的性能表現出良好的穩定性和顯著的調節金屬柵的有效功函數的作用。

附圖說明

為了更好的理解本發明，將根據以下附圖對本發明進行詳細描述：

圖1至7示意性地示出根據本發明的方法的一個實施例在制造P型MOSFET的各個階段的半導體結構的截面圖。

具體實施方式

以下將參照附圖更詳細地描述本發明。在下文的描述中，無論是否顯示在不同實施例中，類似的部件采用相同或類似的附圖標記表示。在各個附圖中，為了清楚起見，附圖中的各個部分沒有按比例繪制。

在下文中描述了本發明的許多特定的細節，例如器件的結構、材料、尺寸、處理工藝和技術，以便更清楚地理解本發明。但正如本領域的技術人員能夠理解的那樣，可以不按照這些特定的細節來實現本發明。除非在下文中特別指出，半導體器件中的各個部分可以由本領域的技術人員公知的材料構成，或者可以采用將來開發的具有類似功能的材料。

在本申請中，術語“半導體結構”指在經歷制造半導體器件的各個步驟后形成的半導體襯底和在半導體襯底上已經形成的所有層或區域。術語“源/漏區”指一個MOSFET的源區和漏區二者，并且采用相同的一個附圖標記標示。術語“P型摻雜劑”是指用于P型MOSFET的可以增加有效功函數的摻雜劑。

根據本發明的一個實施例，參照圖1至7說明按照先柵工藝制造P型MOSFET的方法。

在圖1中所示的半導體結構已經完成了先柵工藝的一部分。在半導體襯底101(例如，硅襯底)上包括由淺溝槽隔離102限定的P型MOSFET的有源區。

通過化學氧化或附加的熱氧化，在半導體襯底101的暴露表面上形成界面氧化物層103(例如，氧化硅)。在一個實例中，通過在約600-900℃的溫度下進行20-120s的快速熱氧化形成界面氧化物層103。在另一個實例中，通過含臭氧(O₃)的水溶液中進行化學氧化形成界面氧化物層103。