[發明專利]半導體器件的制造方法

在審

• 申請號: 201210505536.X
• 申請日: 2012-11-30
• 公開（公告）號: CN103855006A
• 公開（公告）日: 2014-06-11
• 發明（設計）人: 徐秋霞;朱慧瓏;許高博;周華杰;梁擎擎;陳大鵬;趙超
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 蔡純

技術領域

本發明涉及半導體技術領域，具體地涉及包括金屬柵和高K柵介質的半導體器件的制造方法。

背景技術

隨著半導體技術的發展，金屬氧化物半導體場效應晶體管(MOSFET)的特征尺寸不斷減小。MOSFET的尺寸縮小可能導致電流泄漏的問題。高K柵介質的使用使得可以在保持等效氧化物厚度(EOT)不變的情形下增加柵介質的物理厚度，因而可以降低柵隧穿漏電流。然而，傳統的多晶硅柵與高K柵介質不兼容。金屬柵與高K柵介質一起使用不僅可以避免多晶硅柵的耗盡效應，減小柵電阻，還可以避免硼穿透，提高器件的可靠性。因此，金屬柵和高K柵介質的組合在MOSFET中得到了廣泛的應用。金屬柵和高K柵介質的集成仍然面臨許多挑戰，如熱穩定性問題、界面態問題。特別是由于費米釘扎效應，采用金屬柵和高K柵介質的MOSFET難以獲得適當低的閾值電壓。

在集成N型和P型MOSFET的CMOS應用中，為了獲得合適的閾值電壓，N型MOSFET的有效功函數應當在Si的導帶底附近(4.1eV左右)，P型MOSFET的有效功函數應當在Si的價帶頂附近(5.2eV左右)。可以針對N型MOSFET和P型MOSFET分別選擇不同的金屬柵和高K柵介質的組合以實現所需的閾值電壓。結果，需要在一個芯片上形成雙金屬柵和雙高K柵介質。在半導體器件的制造期間，分別針對N型和P型MOSFET的金屬柵和高K柵介質執行各自的光刻和蝕刻步驟。因此，用于制造包括雙金屬柵和雙柵介質的半導體器件的方法工藝復雜，不適合批量生產，這進一步導致成本高昂。

發明內容

本發明的目的是提供一種改進的制造半導體器件的方法，其中可以在制造過程調節半導體器件的有效功函數。

根據本發明，提供一種半導體器件的制造方法，該半導體器件包括在一個半導體襯底上形成的兩種相反類型的MOSFET，所述方法包括：在半導體襯底上形成MOSFET的一部分，所述MOSFET的所述部分包括位于半導體襯底中的源/漏區、在半導體襯底上方位于源/漏區之間的假柵疊層、以及圍繞假柵疊層的柵極側墻；去除所述MOSFET的假柵疊層以形成柵極開口，該柵極開口暴露半導體襯底的表面；在半導體的暴露表面上形成界面氧化物層；在柵極開口內的界面氧化物層上形成高K柵介質；在高K柵介質上形成第一金屬柵層(first?metal?gate?layer)；在第一金屬柵層中注入摻雜離子；在第一金屬柵層上形成第二金屬柵層(second?metal?gate?layer)以填充柵極開口；以及進行退火以使摻雜離子擴散并聚積在高K柵介質與第一金屬柵層之間的上界面和高K柵介質與界面氧化物之間的下界面處，并且在高K柵介質與界面氧化物之間的下界面處通過界面反應產生電偶極子。

在該方法中，一方面，在高K柵介質的上界面處聚積的摻雜離子改變了金屬柵的性質，從而可以有利地調節相應的MOSFET的有效功函數。另一方面，在高K柵介質的下界面處聚積的摻雜離子通過界面反應還形成合適極性的電偶極子，從而可以進一步有利地調節相應的MOSFET的有效功函數。該方法獲得的半導體器件的性能表現出良好的穩定性和顯著的調節金屬柵的有效功函數的作用。針對兩種類型的MOSFET選擇不同的摻雜劑，可以減小或增加有效功函數。在CMOS器件中，僅僅通過改變摻雜劑，就可以分別調節兩種類型的MOSFET的閾值電壓，而不需要分別使用金屬柵和柵介質的不同組合。因此，該方法可以省去相應的沉積步驟和掩模及刻蝕步驟，從而實現了簡化工藝且易于大量生產。

附圖說明

為了更好的理解本發明，將根據以下附圖對本發明進行詳細描述：

圖1至7示意性地示出根據本發明的方法的一個實施例在制造半導體器件的各個階段的半導體結構的截面圖。

具體實施方式

以下將參照附圖更詳細地描述本發明。在下文的描述中，無論是否顯示在不同實施例中，類似的部件采用相同或類似的附圖標記表示。在各個附圖中，為了清楚起見，附圖中的各個部分沒有按比例繪制。

在下文中描述了本發明的許多特定的細節，例如器件的結構、材料、尺寸、處理工藝和技術，以便更清楚地理解本發明。但正如本領域的技術人員能夠理解的那樣，可以不按照這些特定的細節來實現本發明。除非在下文中特別指出，半導體器件中的各個部分可以由本領域的技術人員公知的材料構成，或者可以采用將來開發的具有類似功能的材料。