[發明專利]基于萬兆網卡的以太網包檢驗和FPGA硬件校驗方法

有效

• 申請號: 201210502656.4
• 申請日: 2012-11-30
• 公開（公告）號: CN103001827A
• 公開（公告）日: 2013-03-27
• 發明（設計）人: 張慶敏;張衡;胡剛
• 申請（專利權）人: 無錫眾志和達存儲技術股份有限公司
• 主分類號: H04L12/26
• 分類號: H04L12/26
• 代理公司: 北京中恒高博知識產權代理有限公司 11249
• 代理人: 宋敏

1.基于萬兆網卡的以太網包檢驗和FPGA硬件校驗方法，其特征在于，主要包括：

XAUI模塊：主要用于實現以太網協議數據傳輸的物理層協議，主要包括以太網協議物理層數據傳送和接收所需的光電信號轉換、數據的編碼、串并轉換和提供數據鏈路層的MAC子層的XGMII接口；

10GE?MAC模塊：主要用于實現以太網協議數據傳輸的數據鏈路層協議，主要包括以太網數據鏈路層的MAC子層和LLC子層、上層協議的Avalon-ST接口和低層協議的XGMII接口；以及，用于負責對數據包進行封裝成以太網數據幀格式傳輸，即數據幀的構建和數據差錯檢驗；?

接口時序轉換邏輯模塊：主要用于通過FPGA硬件邏輯，實現Avalon-ST接口到AXI?-Stream接口（高級可擴展總線流接口）的轉換；

AXI?Ethernet模塊：主要用于管理以太網數據包，映射發送和接收的以太網數據包內容到AXI?Ethernet模塊內部獨立的RAM塊中，對接收和發送的以太網數據包內容作全雙工checksum校驗，以及提供AXI-Stream接口數據幀的流控判斷和寄存器端口的AXI-Lite接口讀寫以及外部PHY芯片訪問的獨立管理接口；

AXI?DMA模塊：能夠與外部中斷控制模塊和外部DDR3通信，主要用于實現AXI?Ethernet?模塊內部獨立RAM塊中的數據和AXI?interconnect模塊中AXI-Stream接口流數據的緩存FIFO中的數據；

AXI?interconnect模塊：主要用于定義AXI-Stream接口流數據的緩存FIFO，實現讀寫內存模塊的路由包括作為master或slaver的MM2S?Read接口和S2MM?Write接口控制；

PCIe?Hard?Ip模塊：能夠與外部CPU通信，作為PCIe的硬核模塊，主要用于實現對以太網數據包的拆包組包過程；

checksum硬件邏輯模塊：用于實現以太網數據包的硬件checksum校驗邏輯，主要是用于通過FPGA邏輯來實現對AXI-Stream接口流數據進行解析，同時判斷檢驗位對需要進行校驗數據進行checksum檢驗，最后把校驗的checksum值填入到以太網數據IP頭部和以太網協議類型規定的數據包的頭部格式相應位置。

2.根據權利要求1所述的基于萬兆網卡的以太網包檢驗和FPGA硬件校驗方法，其特征在于，所述的接口時序轉換模塊，AXI_Ethernet模塊和AXI_DMA模塊，主要包括：

AXI-Lite接口：主要用于實現系統訪問硬件寄存器的接口時序邏輯；

AXI-Stream接口：主要用于實現系統數據發送和接收流接口時序邏輯；

AXI-Lite子模塊：主要用于實現以太網應用層軟件的寄存器讀寫；

SG?R/W子模塊：主要用于實現應用層軟件讀取硬件描述符信息的讀寫功能；

MM2S?Read子模塊：主要用于實現硬件讀內存信息到硬件的高級可擴展總線流接口功能；

S2MM?Write子模塊：主要用于實現硬件通過高級可擴展總線流接口寫數據信息到內存的接口功能。

3.根據權利要求1所述的基于萬兆網卡的以太網包檢驗和FPGA硬件校驗方法，其特征在于，所述checksum硬件邏輯模塊，主要包括：

CSUM_CTRL模塊：主要用于實現checksum模塊的主要硬件邏輯，主要是用于對接收和發送的以太網數據包進行解析，提取數據包的傳輸協議類型、checksum值和計算IP頭的checksum，同時根據傳輸協議類型來計算或比較傳輸協議類型的數據包的checksum值，最后將正確的checksum值填入到以太網數據包包頭的位置進行傳輸；

TX_CSUM模塊：主要用于對發送數據的checksum值進行計算；

RX_CSUM模塊：主要用于對接收數據的checksum值進行計算；

TX_FIFO模塊：主要用于調用的FPGA內部一個發送數據的緩存，FIFO的輸入是上端AXI-Stream接口下來的發送包數據，FIFO的輸出是通過TX_CSUM模塊計算后的數據；

RX_FIFO模塊：主要用于調用的FPGA內部一個接收數據的緩存，FIFO的輸入是上端AXI-Stream接口下來的接收包數據，FIFO的輸出是通過RX_CSUM模塊計算后的數據。