[發明專利]柵極的制作方法

無效

• 申請號: 201210496608.9
• 申請日: 2012-11-28
• 公開（公告）號: CN102931069A
• 公開（公告）日: 2013-02-13
• 發明（設計）人: 周軍
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 陸花

技術領域

本發明涉及半導體技術領域，尤其涉及柵極的制作方法。

背景技術

在半導體發展工藝中，一個集成電路（integrated?circuit，簡稱IC）往往包括了上百萬個電子器件，而隨著工藝的發展以及不斷提升的應用要求，集成電路向微細化、多層化、平坦化、薄型化發展，而超大規模的集成電路中，僅僅幾毫米見方的硅片上集成上萬至百萬晶體管。

而隨著器件尺寸的進一步縮小，其制造工藝要求也經受著重大挑戰。其中，在MOS晶體管器件和電路制備中，隨著器件尺寸縮小，如何在襯底上形成更小的形狀規整的多晶柵不斷沖擊著現有半導體制備技術。

在常規技術中，人們一直以來都是在刻蝕的過程中對多晶柵的硬掩膜進行削減（trim），使其小到一定特征尺寸(CD,characterized?dimension)，然后通過對硬掩膜的刻蝕來得到一定特征尺寸的多晶柵極。但是通過刻蝕過程來削減硬掩膜，其消減的過程不是完全線性的，因此當需要削減的時間較長時，對CD的控制會不精確，而且刻蝕削減所形成的硬掩膜形貌不夠保型，對后續多晶硅柵的刻蝕會產生不利的影響。

具體地，請結合圖1~圖4所示的現有的柵極的制作方法。首先，請參考圖1，提供半導體襯底10，所述半導體襯底10上依次形成有多晶硅層11、硬掩膜層12、抗反射層13和光刻膠層14。然后，請參考圖2，以所述抗反射層13和光刻膠層14為掩膜，對所述硬掩膜層12進行刻蝕工藝，之后利用含氯的等離子體對所述硬掩膜層12進行削減，目的是使其小到一定特征尺寸(CD,characterized?dimension)。接著，請參考圖3，去除所述光刻膠層14，然后通過以所述硬掩膜層12為掩膜刻蝕多晶硅層12，形成多晶硅柵極。最后，參考圖4，去除所述硬掩膜層12。

如圖2所示，在利用含有氯的等離子體對所述硬掩膜層12進行削減時，由于削減的時間太長會無法精確控制削減后的硬掩膜層12的特征尺寸，因此會影響硬掩膜層12的形貌，最終不利于形成多晶硅柵極的形貌。

發明內容

本發明解決的問題是提供了一種柵極的制作方法，能更加精確地控制硬掩膜層削減時的厚度和形貌，最終能夠獲得更小的CD的柵極并能夠改善柵極的形貌。

為了解決上述問題，本發明提供一種柵極的制作方法，包括：

提供半導體襯底，所述半導體襯底上形成有多晶硅層、硬掩膜層、抗反射層和光刻膠層；

以所述抗刻蝕層和光刻膠層為掩膜，對硬掩膜層進行刻蝕；

采用SiCoNi工藝對刻蝕后的硬掩膜層進行消減，直至消減后的硬掩膜層的特征尺寸達到工藝要求；

以消減后的硬掩膜層為掩膜，刻蝕所述多晶硅層，形成柵極。

可選地，所述光刻膠層的厚度為1000-4000埃。

可選地，所述硬掩膜層的材質為氧化硅、氮化硅或兩者的結合。

可選地，所述硬掩膜層的厚度范圍為200-4000埃。

可選地，所述多晶硅層的厚度范圍為400-1500埃。

與現有技術相比，本發明具有以下優點：

本發明采用SiCoNi工藝對硅和氧化硅/氮化硅的刻蝕選擇比高，能更加精確地控制硬掩膜層削減時的厚度和形貌，最終能夠獲得更小的CD的柵極并且能夠改善最終形成的柵極的形貌。

附圖說明

圖1-圖4是現有技術的柵極的制作方法剖面結構示意圖；

圖5是本發明一個實施例的柵極的制作方法流程示意圖；

圖6-圖9是本發明一個實施例的柵極的制作方法剖面結構示意圖。

具體實施方式

為了更好地控制硬掩膜層的厚度和形貌，更加精確地控制硬掩膜層的特征尺寸，形成精確特征尺寸和形貌的柵極，本發明提供一種柵極的制作方法，請參考圖5所示的本發明一個實施例的柵極的制作方法流程圖，所述方法包括：

步驟S1，提供半導體襯底，所述半導體襯底上形成有多晶硅層、硬掩膜層、抗反射層和光刻膠層；

步驟S2，以所述抗刻蝕層和光刻膠層為掩膜，對硬掩膜層進行刻蝕；

步驟S3，采用SiCoNi工藝對刻蝕后的硬掩膜層進行消減，直至消減后的硬掩膜層的特征尺寸達到工藝要求；

步驟S4，以消減后的硬掩膜層為掩膜，刻蝕所述多晶硅層，形成柵極。

下面結合具體的實施例對本發明的技術方案進行說明。為了更好地說明本發明的技術方案，請參考圖6-圖9所示的本發明一個實施例的柵極的制作方法剖面結構示意圖。