[發明專利]制造半導體器件的方法

在審

• 申請號: 201210495599.1
• 申請日: 2012-11-28
• 公開（公告）號: CN103137500A
• 公開（公告）日: 2013-06-05
• 發明（設計）人: 伊藤洋行;櫻田伸一
• 申請（專利權）人: 爾必達存儲器株式會社
• 主分類號: H01L21/56
• 分類號: H01L21/56;H01L21/60
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 李蘭;孫志湧

技術領域

本發明涉及一種制造半導體器件的方法，且更具體地涉及一種制造具有多個彼此堆疊的半導體芯片的半導體器件的方法。

背景技術

近年來，半導體芯片的集成密度逐年提高，這致使芯片尺寸增大并促進布線的小型化和多層結構。同時，為了實現高密度安裝，需要將半導體器件制造成具有更小尺寸并更薄。

為了契合上述需求，已經研發出一種被稱為MCP（多芯片封裝）的技術，該技術以高密度方式將多個半導體芯片安裝到一個封裝襯底上。

特別地，被稱為CoC（芯片上芯片）型的半導體器件已經得到關注。CoC型半導體器件包括由多個彼此堆疊的半導體芯片構成的堆疊體。在CoC型半導體器件中，各個半導體芯片都例如具有約50μm或更小的厚度并具有被稱為TSV（硅通孔）的貫穿電極。

日本專利申請特開No.2010-251347公開了一種制造CoC型半導體器件的方法，該方法通過堆疊多個半導體芯片，同時連接半導體芯片的貫穿電極，形成第一密封樹脂層（底部填料），以覆蓋多個堆疊的半導體芯片（以下稱為“芯片層疊體”）的外圍并填充半導體芯片之間的間隙，以及在其上形成了預定布線的封裝襯底上連接并固定其上形成了第一密封樹脂層的芯片層疊體。

但是，根據日本專利申請特開No.2010-251347中公開的制造半導體器件的方法，在填充了底部填料（第一密封樹脂層）的芯片堆疊體周圍，由于底部填料導致會形成填角（fillet）。取決于填角的擴展程度，其上已經形成了底部填料的芯片層疊體（即，換言之，由底部填料和芯片層疊體構成的結構）的外部尺寸變得不規則，這致使不能管理外部尺寸。

如果上述填角較大，則擔心每次在將其上形成了底部填料的芯片層疊體安裝到封裝襯底的處理以及后續處理中加熱芯片層疊體時，由于填角部分膨脹和收縮，應力會施加至構成芯片層疊體的薄半導體芯片。

如果應力施加至芯片層疊體，則擔心會在芯片中出現裂紋，或者在半導體芯片被連接在一起的凸塊接合區域可能破裂。

發明內容

在本發明的一個方面中，提供一種制造半導體器件的方法，該方法包括：堆疊多個半導體芯片以形成第一芯片層疊體；提供底部填料以填充半導體芯片之間的間隙，從而在第一芯片層疊體周圍形成填角部分；以及修整填角部分以形成第二芯片層疊體。

在本發明的另一方面中，提供一種制造半導體器件的方法，該方法包括：堆疊多個半導體芯片以在相鄰的半導體芯片之間形成間隙；向相鄰的半導體芯片之間的間隙提供密封樹脂，從而使一部分密封樹脂從至少一個半導體芯片的一側表面突出；以及修整密封樹脂的突出部分以形成平坦表面。

根據本發明的上述方面，能避免第二芯片層疊體的外形的差異，因為填角部分已經被修整。因此能管理第二芯片層疊體的外部尺寸。

因為第二芯片層疊體的外部尺寸變得穩定，因此能改善第二芯片層疊體由處理時的外力造成的應力。

此外，因為修整了填角部分，因此能在加熱具有底部填料的第二芯片層疊體時降低底部填料的應力。

因此能避免制造得較薄的半導體芯片（例如具有50μm或更小厚度的半導體芯片）破裂或芯片裂紋，以及半導體芯片之間的連接部（接合區域）的破裂。

此外，第二芯片層疊體在尺寸上可更小，因為填角部分被修整。因此，采用第二芯片層疊體的半導體器件在尺寸上可更小。

附圖說明

圖1是根據本發明第一實施例的半導體器件的截面圖；

圖2至5、6A、6B、7A、7B、8、9、10A、10B以及11至16是示出制造根據本發明第一實施例的半導體器件的工藝的示意圖；

圖17是根據本發明第二實施例的半導體器件的截面圖；

圖18是根據本發明第三實施例的半導體器件的截面圖；

圖19是根據本發明第四實施例的半導體器件的截面圖；以及

圖20至24是示出制造根據本發明第四實施例的半導體器件的工藝的示意圖。

具體實施方式

以下，將參考附圖詳細說明本發明的實施例。順便提及，以下說明書中采用的附圖用于說明本發明實施例的構造。附圖中所示的各個部分的大小、厚度、尺寸以及其他因素可與實際半導體器件的尺寸關系不同。

（第一實施例）

現在參考圖1，第一實施例的半導體器件10是CoC（芯片上芯片）型半導體器件。半導體器件10包括布線襯底11、布線凸塊12、具有底部填料的芯片層疊體13、第一密封樹脂14、第二密封樹脂15以及外部連接端子17。