[發明專利]半導體器件制造方法

有效

• 申請號: 201210495187.8
• 申請日: 2012-11-28
• 公開（公告）號: CN103855003B
• 公開（公告）日: 2017-11-21
• 發明（設計）人: 秦長亮;尹海洲;殷華湘;洪培真;王桂磊;趙超
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28
• 代理公司: 北京藍智輝煌知識產權代理事務所(普通合伙)11345
• 代理人: 陳紅

技術領域

本發明涉及一種半導體器件制造方法，特別是涉及一種能有效控制線條精細度的半導體器件制造方法。

背景技術

MOSFET器件等比例縮減至45nm之后，器件需要高介電常數(高k)作為柵極絕緣層以及金屬作為柵極導電層的堆疊結構以抑制由于多晶硅柵極耗盡問題帶來的高柵極泄漏以及柵極電容減小。為了更有效控制柵極堆疊的形貌(profile)，業界目前普遍采用后柵工藝，也即通常先在襯底上沉積多晶硅等材質的假柵極，沉積層間介質層(ILD)之后去除假柵極，隨后在留下的柵極溝槽中填充高k/金屬柵(HK/MG)膜層的堆疊。

然而在上述后柵工藝中，由于光刻/刻蝕工藝的發展限制，采用傳統的單次刻蝕-填充已經難以精確控制小尺寸器件的線寬，特別是當前特征尺寸已經縮減到22nm以下、甚至10nm階段。在這些小尺寸器件制造過程中，假柵極層往往難以實現完全的豎直形貌，并且柵極線條自身以及多個線條之間的寬度/間距也難以均勻化，使得線寬存在較大誤差，降低了器件的可靠性。

發明內容

由上所述，本發明的目的在于克服上述技術困難，提出一種新的半導體器件制造方法，能有效控制線條精細度，同時大幅降低了器件之間的pitch(pitch可以看為一個柵極+2個側墻+一個源極或者漏極的寬度)，從附圖中可以看出該專利的器件的pi tch大約是在常規工藝中器件pitch的一半。這就大大提高了器件的集成度。

為此，本發明提供了一種半導體器件制造方法，包括：在襯底上形成多個假柵極堆疊、每個假柵極堆疊兩側的多個第一側墻、以及多個第一側墻之間的第一層間介質層；去除假柵極堆疊以及第一層間介質層，在襯底上留下多個第一側墻；在每個第一側墻兩側的襯底上形成多個第二側墻；在多個第二側墻之間形成第二層間介質層；去除第一側墻和第二側墻，形成多個源漏溝槽；在每個源漏溝槽中形成第三層間介質層；去除第二層間介質層，形成柵極溝槽；在柵極溝槽中形成柵極堆疊。

其中，第一層間介質層的材料與第一側墻的材料的不同。

其中，第二側墻的材料與第一側墻的材料相同。

其中，第二層間介質層的材料與第二側墻的材料不同。

其中，第二層間介質層的材料與第一側墻的材料不同。

其中，第三層間介質層的材料與第二層間介質層的材料不同。

其中，第一側墻、第一層間介質層、第二側墻、第二層間介質層、第三層間介質層的材料選自氧化硅、氮化硅、氮氧化硅、非晶碳、類金剛石無定形碳(DLC)、高k材料、低k材料及其組合。

其中，形成多個源漏溝槽之后進一步包括：在源漏溝槽暴露的襯底中注入形成源漏區，或者在源漏溝槽暴露的襯底上外延生長并原位摻雜形成源漏區。

其中，柵極堆疊包括柵極絕緣層和柵極導電層。

其中，柵極絕緣層包括高k材料，柵極導電層包括金屬、所述金屬的合金、所述金屬的氮化物及其組合。

其中，在形成源漏區之前，執行輕摻雜的注入，形成輕摻雜的源漏區(LDD結構)和/或暈狀(Halo)源漏摻雜區。

依照本發明的半導體器件制造方法，采用多個側墻和層間介質層的組合，多次分步形成柵極溝槽，減小了最終柵極堆疊的線寬，提高了器件的性能和可靠性。

附圖說明

以下參照附圖來詳細說明本發明的技術方案，其中：

圖1A和圖1B為依照本發明的半導體器件制造方法步驟的示意圖；

圖2A和圖2B為依照本發明的半導體器件制造方法步驟的示意圖；

圖3A和圖3B為依照本發明的半導體器件制造方法步驟的示意圖；

圖4A和圖4B為依照本發明的半導體器件制造方法步驟的示意圖；

圖5A和圖5B為依照本發明的半導體器件制造方法步驟的示意圖；

圖6A和圖6B為依照本發明的半導體器件制造方法步驟的示意圖；

圖7A和圖7B為依照本發明的半導體器件制造方法步驟的示意圖；

圖8A和圖8B為依照本發明的半導體器件制造方法步驟的示意圖；

圖9A和圖9B為依照本發明的半導體器件制造方法步驟的示意圖；以及

圖10A和圖10B為依照本發明的半導體器件制造方法步驟的示意圖。

具體實施方式