[發明專利]一種用于數據總線上的上拉裝置

有效

• 申請號: 201210494059.1
• 申請日: 2012-11-28
• 公開（公告）號: CN103856199A
• 公開（公告）日: 2014-06-11
• 發明（設計）人: 鄧洪波
• 申請（專利權）人: 蘇州工業園區新宏博通訊科技有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 蘇州威世朋知識產權代理事務所(普通合伙) 32235
• 代理人: 楊林潔

技術領域

本發明涉及串行通信總線領域，尤其是涉及一種自動恢復總線鎖死的技術領域。

背景技術

在單片機某些通信系統中如I2C/SMbus接口總線中，有些需要外接上拉電阻（芯片內部結構為漏級/集電極開路），以I2C接口為例，I2C?總線只需要由兩根信號線組成，一根是串行數據線SDA，另一根是串行時鐘線SCL。在系統中，I2C?總線的典型接法如圖?1?所示，注意連接時需要共地。一般具有?I2C?總線的器件其SDA?和SCL?管腳都是漏極開路（或集電極開路）輸出結構。因此實際使用時，SDA?和SCL?信號線都必須要加上拉電阻Rp（Pull-Up?Resistor）。上拉電阻一般取值3～10KΩ。

采用開漏結構的好處是：當總線空閑時，SDA?和SCL兩條信號線都保持高電平，不會消耗電流；電氣兼容性好。上拉電阻接5V?電源就能與5V?邏輯器件接口，上拉電阻接3V?電源又能與3V?邏輯器件接口；因為是開漏結構，所以不同器件的?SDA?與SDA?之間、SCL?與SCL?之間可以直接相連，不需要額外的轉換電路。

I2C總線的規范要求SDA/SCL的上升沿時間要小于1000us,下降沿為300us。同時，I2C總線要求總線上總的等效電容加起來小于400pf。由于受總線雜散、分布電容、電感的影響，通信距離越長，器件越多，則上升沿時間越長，通信速率/通信穩定性會下降，出錯/丟包的概率會上升。

如果降低上拉電阻的阻值，則低電平的最大值會變大，成為不可調和的矛盾，尤其是高速模式或是插拔式接口保護電路中帶有串聯電阻和TVS管。

I2C總線的上升時間由上拉電阻Rp、端接電阻Rs、容性負載Cb等共同決定，在I2C總線上升時間確定時，上拉電阻Rp、端接電阻Rs、容性負載Cb的相互關系如圖2所示。

由圖2可知，I2C總線的上升時間主要由榮幸負載和上拉電阻決定，在端接電阻為一定數值時，IC總線上升時間tr近似與上啦電阻和容性負載的成績成正比，在I2C總線上升時間保持不變時，若I2C總線的容性負載增加，為保證I2C總線的上升時間不便，需要減少上拉電阻的數值。

發明內容

為了解決上述技術問題，本發明公開了用于數據總線上的上拉裝置。

本發明所述一種用于數據總線上的上拉裝置，所述數據總線包括一根串行數據線SDA，和一根串行時鐘線SCL，所述串行數據線SDA和串行時鐘線SCL分別連接一個上拉電流源電路。

進一步的，所述上拉電流源電路包括至少兩個晶體管。第一晶體管和串行數據線SDA相連，第二晶體管和串行時鐘線SCL相連。

進一步的，所述的兩個晶體管為PNP型晶體管。

進一步的，所述上拉電流源電路還包括兩個NPN型晶體管。

進一步的，所述上拉電流源電路還包括一電阻，所述電阻和一NPN型晶體管相連，可以調節所述上拉電流源電路的電流值。

進一步的，所述的數據總線上總的等效電容小于400pf。

進一步的，所述上拉電流源電路中流過各個晶體管的電流相等。

本發明的優點在于：本發明提供一種用于數據總線上的上拉裝置，所述數據總線包括一根串行數據線SDA，和一根串行時鐘線SCL，所述串行數據線SDA和串行時鐘線SCL分別連接一個上拉電流源電路。通過采用電流源電路代替現有技術中的上拉電阻，徹底解決了由于上拉電阻降低，導致的I2C總線的低電平的最大值變大，從而影響通信速率和通信穩定性。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的有關本發明的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

圖1為現有技術中上拉電阻和I2C總線的連接電路圖；

圖2為現有技術中上拉電阻、容性負載和I2C總線上升時間的關系圖；

圖3為本發明所述的上拉電流源電路與I2C總線的連接關系圖。

具體實施方式