[發明專利]半導體器件制造方法

有效

• 申請號: 201210490480.5
• 申請日: 2012-11-25
• 公開（公告）號: CN103839820B
• 公開（公告）日: 2018-07-31
• 發明（設計）人: 殷華湘;朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28
• 代理公司: 北京藍智輝煌知識產權代理事務所(普通合伙) 11345
• 代理人: 陳紅

本發明公開了一種半導體器件制造方法，包括：在襯底上形成沿第一方向延伸的多個鰭片；在鰭片上形成沿第二方向延伸的假柵極絕緣層和假柵極層，其中假柵極層在鰭片上方具有突起；在假柵極層上形成蓋層；選擇性刻蝕，去除假柵極層的突起；去除蓋層。依照本發明的半導體器件制造方法，沉積假柵極層之后增添了蓋層，通過選擇性刻蝕來平坦化假柵極層，有效提高了假柵極的平坦性以及柵極線條的均勻性和重復性，最終有效提高了器件的性能和可靠性。

技術領域

本發明涉及一種半導體器件制造方法，特別是涉及一種能提高假柵極堆疊平坦性的三維多柵FinFET制造方法。

背景技術

在當前的亞20nm技術中，三維多柵器件(FinFET或Tri-gate)是主要的器件結構，這種結構增強了柵極控制能力、抑制了漏電與短溝道效應。

例如，雙柵SOI結構的MOSFET與傳統的單柵體Si或者SOI MOSFET相比，能夠抑制短溝道效應(SCE)以及漏致感應勢壘降低(DIBL)效應，具有更低的結電容，能夠實現溝道輕摻雜，可以通過設置金屬柵極的功函數來調節閾值電壓，能夠得到約2倍的驅動電流，降低了對于有效柵氧厚度(EOT)的要求。而三柵器件與雙柵器件相比，柵極包圍了溝道區頂面以及兩個側面，柵極控制能力更強。進一步地，全環繞納米線多柵器件更具有優勢。

現有的FinFET結構以及制造方法通常包括：在體Si或者SOI襯底中刻蝕形成多個平行的沿第一方向延伸的鰭片和溝槽；在溝槽中填充絕緣材料形成淺溝槽隔離(STI)；在鰭片頂部以及側壁沉積通常為氧化硅的較薄(例如僅1～5nm)假柵極絕緣層，在假柵極絕緣層上沉積通常為多晶硅、非晶硅的假柵極層；平坦化假柵極層；刻蝕假柵極層和假柵極絕緣層，形成沿第二方向延伸的假柵極堆疊，其中第二方向優選地垂直于第一方向；在假柵極堆疊的沿第一方向的兩側沉積并刻蝕形成柵極側墻；刻蝕柵極側墻的沿第一方向的兩側的鰭片形成源漏溝槽，并在源漏溝槽中外延形成源漏區；在晶片上沉積層間介質層(ILD)；刻蝕去除假柵極堆疊，在ILD中留下柵極溝槽；在柵極溝槽中沉積高k材料的柵極絕緣層以及金屬/金屬合金/金屬氮化物的柵極導電層。

值得注意的是，在上述三維多柵FinFET制造工藝中，形成假柵極層之后需要采用CMP或者回刻工藝來平坦化假柵極層，這是因為鰭片通常為高寬比較大的垂直線條，多晶硅、非晶硅等假柵極材料在沉積時會在鰭片頂部形成突起，如果不刻蝕去除這些突起，則在后續刻蝕形成假柵極堆疊過程中會難以控制刻蝕終止點，例如可能會過刻蝕損傷鰭片、或者欠刻蝕而在鰭片側部或底部留下多余的假柵極材料，最終影響了器件的精細度。因此，三維FinFET中假柵平坦化是順利實現MG/HK后柵集成工藝的關鍵技術之一。然而，現有技術中通常是直接平坦化假柵極層的突起，但是在同一介質內部停止，沒有觸發終點，均勻性與重復性較差。

發明內容

由上所述，本發明的目的在于克服上述技術困難，提出一種新的FinFET制造方法，能有效平坦化假柵極，提高器件柵極線條的均勻性和重復性。

為此，本發明提供了一種半導體器件制造方法，包括：在襯底上形成沿第一方向延伸的多個鰭片；在鰭片上形成沿第二方向延伸的假柵極絕緣層和假柵極層，其中假柵極層在鰭片上方具有突起；在假柵極層上形成蓋層；選擇性刻蝕，去除假柵極層的突起；去除蓋層。

其中，去除蓋層之后，進一步包括：圖案化假柵極絕緣層和假柵極層形成假柵極堆疊結構；在假柵極堆疊結構沿第一方向的兩側形成柵極側墻；去除假柵極堆疊結構，形成柵極溝槽；在柵極溝槽中形成柵極堆疊結構。

其中，形成柵極側墻之后，進一步包括：以柵極側墻為掩模，刻蝕鰭片，形成源漏溝槽；在源漏溝槽中外延生長形成抬升源漏區。

其中，去除假柵極堆疊結構之后進一步包括在柵極溝槽中形成界面層。

其中，蓋層包括氧化硅、氮化硅、氮氧化硅、非晶碳、類金剛石無定形碳(DLC)及其組合。

其中，采用各向同性刻蝕來進行選擇性刻蝕。