[發明專利]ODU0數據分組電路

無效

• 申請號: 201210479536.7
• 申請日: 2012-11-22
• 公開（公告）號: CN103841014A
• 公開（公告）日: 2014-06-04
• 發明（設計）人: 孟李林;李巧紅;蔣林;蔡龍;朱謙
• 申請（專利權）人: 西安郵電大學
• 主分類號: H04L12/70
• 分類號: H04L12/70
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.ODUO數據分組電路，包括異步FIFO、數據緩沖器、仲裁器和定時器，其特征在于：異步FIFO的三個輸入端分別來源于外部的ODU0數據data_odu0[7:0]、外部的ODUO時鐘clk_odu0、外部的時鐘clk_core，異步FIFO的讀使能輸入fifo_rd來自數據緩沖器的輸出，異步FIFO的數據輸出fifo_out[7:0]連接到數據緩沖器的輸入，異步FIFO的當前存儲狀態輸出fifo_depth[4:0]連接到仲裁器的輸入；數據緩沖器的兩個輸入端分別來源于外部的讀使能信號data_rd和外部的時鐘clk_core，數據緩沖器的字節調整輸入byte_adjust[1:0]來自仲裁器的輸出，數據緩沖器的數據輸入fifo_out[7:0]來自異步FIFO的輸出，數據緩沖器的讀使能輸出fifo_rd連接到異步FIFO的輸入，數據緩沖器的數據輸出data_out[127:0]連接到輸出端，數據緩沖器的有效字節數輸出byte_valid[3:0]連接到輸出端；定時器的兩個輸入端分別來源于外部的時鐘clk_timer、定時器初值init_value[7:0]，定時器的定時輸出timer_over連接到仲裁器的輸入；仲裁器的輸入fifo_depth[4:0]來自異步FIFO的輸出，仲裁器的輸入time_over來自定時器的輸出，仲裁器的輸出byte_adjust[1:0]連接到數據緩沖器的輸入。

2.根據權利要求1所述的數據緩沖器，其特征在于：外部輸入的讀信號data_rd為高電平時，在每個clk_core時鐘的上升沿輸出一個16字節的數據data_out[127:0]，連續的7個clk_core時鐘共輸出7個數據，其中前6個數據的16個字節均有效，最后一個數據的有效字節數是由byte_valid[3:0]來指示。