[發(fā)明專利]應(yīng)用于同步升壓型DC-DC轉(zhuǎn)換器的短路保護(hù)電路

有效

• 申請?zhí)枺?/td>: 201210470791.5
• 申請日: 2012-11-19
• 公開（公告）號: CN103001475A
• 公開（公告）日: 2013-03-27
• 發(fā)明（設(shè)計）人: 程軍;杜含笑;李佳佳;孟慶達(dá)
• 申請（專利權(quán)）人: 西安三馀半導(dǎo)體有限公司
• 主分類號: H02M1/32
• 分類號: H02M1/32
• 代理公司: 陜西電子工業(yè)專利中心 61205
• 代理人: 王品華

1.一種應(yīng)用于同步升壓型DC-DC轉(zhuǎn)換器的短路保護(hù)電路，包括Hicup邏輯電路（2）、計數(shù)器（3）、邏輯信號處理模塊（4）、驅(qū)動電路（6）和高端PMOS管P_H；Hicup邏輯電路（2）的第一輸出端a連接到邏輯信號處理模塊（4）的第一輸入端b；邏輯信號處理模塊（4）的第二輸入端c連接到計數(shù)器（3）的輸出端d；計數(shù)器（3）的第二輸入端e連接到Hicup邏輯電路（2）的第二輸出端f，用于控制短路保護(hù)時間；驅(qū)動電路（6）的輸出端g連接到高端PMOS管P_H的柵極，用于控制高端PMOS管P_H的導(dǎo)通與關(guān)斷；高端PMOS管P_H的源極連接到輸出引腳V_OUT，漏極連接到輸出引腳SW；其特征在于：

Hicup邏輯電路（2）的第一輸入端h與高端PMOS管P_H的襯底之間跨接有PMOS襯底選擇電路（1），用于判斷同步升壓型DC-DC轉(zhuǎn)換器是否短路，并為高端PMOS管P_H提供襯底電位；

邏輯信號處理模塊（4）的輸出端i與驅(qū)動電路（6）的輸出端g之間跨接有PMOS開關(guān)控制電路（5），用于控制高端PMOS管P_H導(dǎo)通與關(guān)斷速度。

2.根據(jù)權(quán)利要求1所述的短路保護(hù)電路，其特征在于所述PMOS襯底選擇電路（1），包括七個PMOS管、七個NMOS管、兩個邏輯非門（INV1，INV2）、電阻R1和電流源I1；

所述第一PMOS管MP1，其柵極與第二PMOS管MP2的柵極相連構(gòu)成有源電流鏡結(jié)構(gòu)，其源極與電阻R1的一端相連，其漏極與第二NMOS管MN2的漏極相連；

所述第二PMOS管MP2，其漏極與第四NMOS管MN4的漏極相連，構(gòu)成輸出信號O₁連接至第三PMOS管MP3的柵極，其源極與PMOS襯底選擇電路（1）的第二輸入端相連；

所述第三PMOS管MP3，其源極作為PMOS襯底選擇電路（1）的第一輸入端，其柵極連接在第二PMOS管MP2的漏極，其漏極與第五NMOS管MN5的漏極相連構(gòu)成輸出信號O₂連接至第一邏輯非門INV1的輸入端；

所述第四PMOS管MP4與第六NMOS管MN6連接成非門結(jié)構(gòu)；非門結(jié)構(gòu)的低電平接地，高電平連接到PMOS襯底選擇電路（1）的第一輸出端，輸入端連接到PMOS襯底選擇電路（1）的第二輸出端，輸出端連接到第五PMOS管MP5的柵極；

所述第五PMOS管MP5，其柵極連接到第四PMOS管MP4的漏極，并連接到第六NMOS管MN6的漏極，其源極連接到PMOS襯底選擇電路（1）的第一輸入端，其漏極連接到PMOS襯底選擇電路（1）的第一輸出端；

所述第六PMOS管MP6，其柵極連接到第七PMOS管MP7的漏極，并連接到第七NMOS管MN7的漏極，其源極連接到PMOS襯底選擇電路（1）的第二輸入端，其漏極連接到PMOS襯底選擇電路（1）的第一輸出端；

所述第七PMOS管MP7和第七NMOS管MN7連接成非門結(jié)構(gòu)；非門結(jié)構(gòu)的低電平接地，高電平連接到PMOS襯底選擇電路（1）的第一輸出端，輸入端連接到第五PMOS管MP5的柵極，輸出端連接到第六PMOS管MP6的柵極；

所述第一NMOS管MN1、第四NMOS管MN4與第五NMOS管MN5，它們的源極共地，且柵極相連構(gòu)成有源電流鏡結(jié)構(gòu)，它們的漏極分別連接到電流源I1的輸出端、第二PMOS管MP2的漏極和第三PMOS管MP3的漏極；

所述第二NMOS管MN2，其源極連接到第三NMOS管MN3的漏極，其柵極連接到第一NMOS管MN1的柵極，其漏極與第一PMOS管MP1的漏極相連；

所述第三NMOS管MN3，其源極接地，其漏極與第二NMOS管MN2的源極相連，其柵極與第一邏輯非門INV1的輸出端相連接，構(gòu)成遲滯反饋控制回路；

所述第一邏輯非門INV1與第二邏輯非門INV2構(gòu)成串接結(jié)構(gòu)，第一邏輯非門INV1的輸入連接至輸出節(jié)點O₂，第一邏輯非門INV1的輸出端連接到第二邏輯非門INV2的輸入端和第三NMOS管MN3的柵極，第二邏輯非門INV2的輸出端作為PMOS襯底選擇電路（1）的第二輸出端；

所述電阻R1的一端連接至第一PMOS管MP1的源極，另一端連接到第一輸入端；

所述電流源I1的輸出端連接到第一NMOS管MN1的漏極，為PMOS襯底選擇電路（1）提供偏置電流。